Архитектура на gps приемник SiRFstar II основни блокове: grf2



Дата24.07.2016
Размер142.45 Kb.
А
рхитектура на GPS приемник SiRFstar II


Основни блокове:
GRF2: Радиочестотна част – интегрална схема, която съчетава в себе си суперхетеродинен приемник със синтезатор на честота, демодулатор и АЦП за изходните сигнали.

GSP2: Цифров сигнален процесор – състои се от централен процесор (CPU), памет (RAM), специализиран GPS сигнален процесор, часовник за реално време (Real Time Clock) и входно-изходни портове (I/O).

GSW2: Софтуер

LNA: Входен малошумящ ВЧ усилвател – използва се за допълнително усилване на сигналите от антената с цел подобряване на чувствителността.

RF Filter: Високочестотен филтър – служи за пропускане на сигналите само от честотната лента на полезния сигнал.

XTAL: Кварцови резонатори – използват се в генератори на опорни сигнали с много висока стабилност по честота.

FLASH: Памет – използва се като външна памет за цифровия сигнален процесор. Свързва се към процесора чрез шина за данни и шина за адреси.
Използваната архитектура позволява изграждане на GPS приемник във вид на модул с размери, по-малки от 25x25 mm. Общият брой на компонентите в модула е < 50, от които 35 са кондензатори и резистори.
Принцип на работа на GPS приемник SiRFstar II
Сигналите от спътниците се приемат от антената, усилват се филтрират се и се подават на входа на интегралната схема GRF2. На изходите на схемата се получават два цифрови сигнала, единият от които е знаков (кодиран с 1 бит), а другият е амплитуда, кодирана с 2 бита. Тези 2 сигнала, заедно с други тактови сигнали се подават на сигналния процесор за обработка. Сигналният процесор определя местоположението на обекта и други параметри като точно време, скорост, курс, надморска височина и др. и ги предава към навигационното устройство през сериен порт. Най-често за предаване на данните се използва протокол NMEA 0183. Сигналният процесор управлява усилването на приемника чрез сигнала AGC (Auto Gain Control).




Блокова схема на процесор GSP2
ARM7TDMI – основно ядро на процесора. Ядрото е 32 – битово с RISC архитектура. Управлява обмена на данни между устройствата, свързани към системната шина (ARM BUS). Ядрото е свързано към шината чрез междинна двупосочна кеш памет с обем 256 32-разрядни думи (2-way Cache). Към ядрото е предвиден JTAG интерфейс, който се използва за диагностични цели и програмиране.
Към системната шина са включени следните устройства:

  • EDO RAM 64Kx16 – оперативна памет с обем 64К 16 разрядни думи;

  • BOOT ROM – постоянна памет, на която е записана информация, необходима за първоначално стартиране;

  • REAL TIME CLOCK – часовник за реално време с честота 32.768 kHz;

  • CLOCK UNIT – устройство, изработващо тактови сигнали;

  • MEMBIST – модул за вграден тест на паметта (Built-In Self Test);

  • BUS INTERFACE – Интерфейс за връзка между системната шина и външна Flash памет;

  • PERIPHERIAL BRIDGE – мост между системната шина и периферните устройства;

Периферни устройства:



  • TRACKING ENGINE – изчислително ядро за приемане и следене на спътниците (Satellite Signal Tracking Engine);

  • GPS/WAAS DSP – цифров сигнален процесор за обработка на сигналите, получени на изхода на високочестотната част GRF2;

  • MISC.LOGIC – Спомагателни логически схеми;

  • INTERRUPT CONTROLLER – Конролер на прекъсванията;

  • BEACON PROCESSOR – спомагателен процесор за обработка на сигналите от радио мяаци с цел корекция на координатите и подобряване на точността;

  • HIGH SPEED SERIAL IN – високоскоростен сериен входен интерфейс;

  • GPIO UNIT – модул за входно – изходен обмен;

  • DUAL UART – двоен сериен порт. Чрез този порт се конфигурира приемника и се получават всички изходни данни.


Основни отличителни характеристики на GSP2:

  • ниска цена и малки размери – реализация на цяла изчислителна система върху един чип;

  • работна честота на централното процесорното ядро (CPU) и RAM паметта – 50 MHz;

  • специализирано GPS процесорно ядро, осигуряващо приемане, съпровождане и демодулация на GPS сигналите без участието на CPU;

  • голямо разнообразие от периферни устройства;

  • висока производителност;

  • точност на определяне на местоположението в хоризонтална плоскост < 5 m.;

  • малка консумирана мощност, благодарение на наличието на режими за ниско енергопотребление;

  • високо качество и висока надеждност благодарение на наличието на вградени тестове за функциониране.

Б
локова схема на GPS процесорното ядро


А
рхитектура на GPS приемник SiRFstar III


Архитектурата на GPS приемника SiRFstar III се базира на предишната архитектура II като основната разлика е, че всички блокове са интегрирани в една интегрална схема GSC3. Съществува и вариант на чипа GSC3f с вградена 4 Mbit FLASH памет, при който приемникът се реализира само с една интегрална схема и минимален брой външни компоненти.

Размерите на интегралната схема GSC3f са 7x10x1.4 mm, корпусът е тип BGA (Ball Grid Array), т.е. запоява се върху платката с топчета припой. Броят на изводите на GSC3f е 140. Подобно решение позволява изграждането на модули GPS приемници с много малки размери и площ около 130 mm2.

В сравнение с предишната архитектура, освен намаляването на размерите са постигнати и следните подобрения:

- намалена е консумираната мощност с около 30%;

- подобрена е чувствителността и е постигната чувствителност – 159 dB;

- подобрена е точността (<2.5 m по разстояние, <0.01 m/s по скорост);

- подобрено е бързодействието (1 s при горещ старт и 35 s при студен старт);

- подобрена е работата в градски условия при наличието на високи сгради, както и в дълбоки каньони.

Централното процесорно ядро ARM7TDMI е същото, както при второто поколение, RAM паметта не е EDO, а статична. Обемът на RAM паметта също е запазен – 1 Мbit. Тактовата честота на ядрото и паметта е 50 MHz.

Архитектура на GPS приемник Nemerix


1 Антена/ВЧ конектор

Приемникът може да работи или с вградена антена, или с външна активна антена. Външната антена се включва чрез конектор с 3 извода, като на средният извод се подава напрежение 2.5 V, необходимо за захранване на антената. Захранващото напрежение е със защита от късо съединение и статично електричество. Специален антенен (Antenna Switch) превключвател следи дали е включена външна антена. Ако е включена външна антена приемникът работи с нея. Ако не е включена – приемникът работи на вградената. При работа с вградената антена сигналът се усилва от допълнителен високочестотен усилвател.


2 NJ1006

Интегралната схема NJ1006 представлява радиоприемник. Тя съдържа всички високочестотни компоненти, PLL синтезатор на честота, МЧУ, демодулатори и др. Изходните сигнали са цифрови, представляващи амплитудата и знакът на демодулираните сигнали. Корпусът на интегралната схема е с 28 извода тип QFN. Захранващото напрежение за NJ1006 е 2.8V (AVDD) и се изработва от отделен регулатор на напрежение (V reg). С цел намаляване на размерите, в качеството на входен ВЧ филтър се използва филтър с повърхностни акустични вълни (ПАВ). Размерите на филтъра са 2x2.5x0.75mm.


3 NJ1030

Интегралната схема NJ1030 представлява GPS процесор. Тя е реализирана в корпус тип BGA със стъпка 0.8mm. За работата на процесора е необходима външна FLASH памет. Захранващото напрежение е 2.8V (DVDD) и се осигурява от отделен регулатор. Захранващото напрежение на процесорното ядро е 1.2V. Същото се изработва от вграден в чипа регулатор на напрежение. Комуникацията на NJ1030 с навигационното устройство се осъществява през сериен интерфейс (UART).


4 Flash Памет

Flash паметта е с организация 4Mbit x 16.

Поддържат се следните памети:

• SST – SST39VF400A

• ST – M29W400B

• AMD – Am29LV400B

• MXIC – MX29LV400B

Паметта се захранва с 2.8 V от регулатора на процесора DVDD. Корпусът на паметта е BGA с размери 6x8mm.


5 Тактов генератор (Main Xtal)

Тактовият генератор е с честота 16.367MHz и представлява модул кварцов генератор. Същият е със стабилност 2.0ppm (ppm – период на 1 милион), размери 5x3.2x1.5mm и се захранва с 2.8V от регулатора на NJ1006 (AVDD).


6 RTC часовник за реално време и NVRAM

В приемника се използват захранвани с батерия часовник за реално време и памет NVRAM с обем 8kB. Това позволява поддържането на часовника и навигационните данни при изключване на захранването на приемника. В часовника се използва кварцов резонатор с честота 32.768kHz. Часовникът и паметта изискват захранващо напрежение от 1.2V до 2V. То може да се осигурява от батерия 1.2-1.5V или от зареден кондензатор. В случай, че се използва кондензатор или зареждаема батерия, в модула се предвижда схема за заряд. Ако часовникът и NVRAM паметта не се захранват, те няма да работят. Тогава, приемникът при включване на захранването ще заработи в режим „студен старт”. При „студен старт” времето за първоначално определяне на координатите е значително по-голямо, отколкото при „топъл старт”.


7 Регулатори на напрежение

Регулаторите са два и осигуряват захранващото напрежение на интегралните схеми и другите компоненти в модула. Захранващото напрежение на модула VDD е нестабилизирано и може да се изменя в границите от 3V до 6V.


8 Сериен интерфейс и комуникационен протокол

Комуникацията с приемника се осъществява чрез сериен интерфейс, който е еднополярен. За връзка с компютър, снабден със стандартен RS232 порт е необходима интегрална схема – конвертор от еднополярен 3V сериен порт към двуполярен. Комуникационният протокол може да бъде или стандартният NMEA, или NemeriX binary. Протоколът се избира софтуерно от главното устройство, към което е включен приемникът.


9 Debug Port

Debug портът представлява набор от изводи (във формата на тестови точки) чрез които се осъществява комуникация с debug модула на процесора NJ1030. Debug портът основно се използва в процеса на разработка и за зареждане на фърмуера на устройството. Този порт не е предназначен за потребителите, освен ако те не желаят да модифицират софтуера на устройството.


10 Обновяване на софтуера

Процесорът NJ1030 поддържа функция за обновяване на софтуера през серийния интерфейс. Първоначалната инсталация на софтуера е възможна само през Debug порта, а обновяването може да се извършва и през UART. Софтуерът е структуриран в две части: първоначално зареждане (boot section) и навигационна част (navigation section). Първата част (boot) не може да се обновява. Такава структура на софтуера предпазва от необратими повреди по време на процедурата по обновяване. Секторите във Flash паметта, където е записан кодът за първоначално зареждане се защитават от запис.



Основни параметри на приемника:


  • размери на модула – 26x26 mm.;

  • консумиран ток – 36 mA;

  • работна честота – 1575.24 MHz;

  • работна температура от – 40 до +85C;

  • брой GPS канали – 16;

  • време за първоначален захват: студен старт – 38 s; горещ старт – 7 s;

  • скорост на обновяване на изх. данни – 1 Hz;

  • чувствителност – 150 dBm;

  • точност в хоризонтална плоскост < 3 m.


Блокова схема на GPS сигнален процесор NJ1030A



Основни характеристики:

- ендочипов GPS сигнален процесор;

- ниско енерго потребление: < 25 mW в активно състояние;

- 16 корелационни модула с малка консумация;

- поддръжка на WAAS/EGNOS;

- 32-bit централен процесор (съвместим със Sparc V8);

- 32 KB статична RAM;

- 32KB локална (scratch pad) RAM;

- 8 KB статична RAM и часовник за реално време, поддържани от батерия;

- UART и избираеми UART/SPI/GPIO интерфейси;

- 32/16 или 8 bit външна интерфейсна шина (EBI);

- 2-bit знак и амплитуда GPS входни сигнали;

- 8 bit аналого-цифрови преобразуватели (ADC): температурен датчик и 7 аналогови входа;

- корпуси на процесора BGA128 7x7mm и BGA128 10x10mm


Приложения

- автономни GPS приемници, захранвани с батерии;

- проследяващи устройства;

- PDA, цифрови камери, преносими медиа плейъри (PMP),

- безжични (Bluetooth) GPS приемници;

- автомобилни навигационни системи.


Описание на основните блокове на NJ1030A
1. Централен процесор (CPU)

Централният процесор на NJ1030A представлява 32bit RISC процесор с архитектура IEEE_1754 (съвместим със SPARC V8). Той е разработен с основно приложение за вграждане в по-големи изчислителни системи:

- 5 степенна конвейерна архитектура;

- 32 bit хардуерен умножител, работещ на 1 такт;

- radix 2 хардуерен делител;

- регистър с 8 прозореца;

- 8 kB кеш за инструкции, 1 kB кеш за данни;

- 32 KB локална (scratch pad) памет;

- AMBA AHB и APB съвместим интерфейс

- наличие на Debug порт (DSU)


Локалната (scratch pad) RAM памет представлява блок от 32kB предназначен за данни, директно свързани с CPU ядрото. Тази памет има възможно най-малкото време за достъп. По време на разработката на софтуера, някои критични данни могат да се разполагат в локалната RAM памет.
2. Вградена SRAM памет

Представлява статична RAM памет с обем 32kB, свързана към бързата AHB шина. В нея се съхраняват както инструкции, така и данни. Достъпът до паметта е кеширан (Както инструкциите, така и данните). Паметта поддържа 8, 16 и 32 bit режими на достъп.


3. Памет, поддържана от батерия
За да може софтуера да съхранява важни GPS данни с цел по-бързо стартиране, в NJ1030A е предвиден блок от 8 kB статична RAM (NVRAM), поддържана от батерия. Захранването на този блок памет се следи от специално устройство. Тази памет може също да се използва за съхранение на състоянието на устройството преди същото да премине в режим на ниско енергопотрбление или преди да се изключи основното му захранване. Поддържа се само 32 битов достъп.

4. Външна интерфейсна шина (EBI)

Външната интерфейсна шина EBI директно поддържа до 4 банки от 16 MB асинхронна памет, като пета банка допълнително е достъпна чрез сигналите на входно-изходния GPIO интерфейс. Всяка банка може да се конфигурира за 8, 16 или 32 bit режими на достъп с избираем брой чакащи цикли.


5. Тактови сигнали

Главният системен такт може да се генерира от вграден тактов генератор, термокомпенсиран кварцов генератор (TCXO) или да се ползва външен тактов сигнал. Това е тактовият сигнал, използван за всички функции на NJ1030A с изключение на GPS корелаторите, които ползват тактов сигнал, получен чрез деление от основния (с коефициент на деление от 1 до 8). Това позволява гъвкаво регулиране на честотите и балансиране между двата взаимно изключващи се показателя: изчислителна ефективност от една страна и енергопотреблението от друга.



6. GPS корелационно устройство

GPS корелационната функция се поема от корелационно устройство, което съдържа 16 модула за съпровождане (64 корелатора). Това устройство е специализираното корелационно изчислително ядро NemeriX NP1016. Ядрото NP1016 е свързано с централния процесор CPU като периферно устройство чрез шината AMBA APB. Два GPS сигнала за прекъсване (ACC_INT и MEAS_INT) са свързани към контролера на прекъсванията на CPU. Корелационният блок се тактува от отделен сигнал (NP1016_GPS_CLK), получен от основния такт SYS_CLK, който може да се изключи, когато в даден момент GPS функцията не е необходима за системата.

Корелационното устройство осигурява:

- 16 модула за приемане и съпровождане на C/A-кода (TMx);

- поддръжка на WAAS/EGNOS;

- 2-bit входни сигнали за знак и амплитуда;

- програмируем интервал на прекъсване и скорост на измерване;

- индивидуално активиране на всеки модул;

- наличие на различни режими на енергопотребление

- директно управление на ВЧ интегралната схема NJ1006/A;

- наличие на режим бързо приемане (Fast acquisition mode - FAM ).
7. Периферни устройства

- UART : два серийни интерфейса. UART1 е винаги на разположение на съответните изводи на ИС, докато UART2 споделя изводите си с изводите на GPIO интерфейса. UART1 има буфери от по 16 байта за приемане и предаване тип FIFO, а UART 2 има буфери от по 4 байта за приемане и предаване FIFO. Линиите на UART1 могат да бъдат конфигурирани да действат като DSU UART линии, позволявайки програмиране с използване на буферите и конекторите на UART1, без да е необходимо свързване към съответните изводи на DSU порта.

- SPI: поддържат се и двата режима на SPI интерфейса (master и slave), споделяйки едни и същи изводи на GPIO. Режимът SPI master поддържа до 2 подчинени устройства. Подчиненото устройство има буфери за приемане и предаване от по 16 байта.

- Таймери: интегралната схема съдържа два 24-bit таймера. Таймерите могат да работят в периодичен режим и в режим на еднократен пуск. И двата таймера се тактуват от общ програмируем делител на честота.

- Watchdog („куче-пазач”): интегралната схема съдържа 24-bit watchdog. Той се управлява от таймер-брояч. Когато съдържанието на watchdog стане нула, генерира се управляващ сигнал (WDOG). Ако е разрешен, този сигнал може да се използва за изработване на сигнал за рестарт на системата.

- Контролер на прекъсванията: управлява общо 15 прекъсвания, постъпващи от вътрешните и външните източници. Всяко прекъсване може да се програмира с приоритет на две нива.

- Analog to Digital Converter (ADC): в интегралната схема има 8 канален аналого-цифров преобразувател с 8 bit разделителна способност. Единият канал се ползва за температурен датчик, а останалите 7 са достъпни на отделни входове.

- RTC: часовник за реално време с точност 1 секунда и 30 битов регистър. Може да се използва и за „събуждане” на системата от режими на ниско потребление. Часовникът има вграден тактов генератор, стабилизиран с кварцов резонатор 32 kHz.


8. GPIO интерфейс

8-битов паралелен интерфейс с общо приложение (general purpose I/O interface). Този интерфейс се конфигурира за използване на споделени изводи с други периферни устройства.



9. GPS входен интерфейс

Входният интерфейс се състои от 2 бита входни сигнали (знак и амплитуда), два сигнала за управление на захранването на високочестотната част NJ1006/A, GPS тактов сигнал и сигнал за наличие на антена. GPS входният интерфейс има собствено захранване (TVDD).


10. Захранване

Отделните схеми на процесора изискват различни захранващи напрежения, като захранващото напрежение на ядрото може да се получава от вграден регулатор. Захранващото напрежение на ядрото може да се регулира в границите между 1.2V и 1.8V, в зависимост от използваната тактова честота. Вграденият регулатор на напрежение може да не се използва ако е налице външен захранващ източник.

Захранващото напрежение на останалите схеми може да бъде в границите от 1.8V до 3.3V (DVDD), с възможност за използване на отделно независимо ниво за входният IF интерфейс (TVDD). В режим на ниско енергопотребление се ползва отделен източник за поддържане на минимална част от логическите схеми в готовност за „събуждане” на NJ1030A и свързаните към него компоненти (DVSU).

За захранване на часовника за реално време и допълнителната памет се ползва отделно захранване. Схемата за следене на захранването може да се програмира да следи за наличие на захранване на ядрото и захранването на останалите схеми. При достигане на зададен праг, захранването на часовника и паметта се превключва към батерия.


11. Режими на ниско енергопотребление

Освен в активен режим, при който отделните периферни устройства се тактуват в зависимост от тяхната активност, NJ1030A поддържа режими clock-on-demand (такт при необходимост) и SLEEP (спящ режим).

Режимът SLEEP се използва когато известно време системата е неактивна и не се очаква активност. Тогава, CPU може да изключи захранването на ядрото и част от останалите компоненти. Само малка част от логическите схеми остава захранена за да може системата да се стартира от часовника, от външен сигнал „събуждане” или при сигнал reset.

Режимът тактов сигнал при необходимост може да се използва за някои устройства, ползващи отделни тактови сигнали. Ако режимът е включен, всяко устройство управлява собствения си такт. Например, CPU може да спира тактовия си сигнал, ако няма да се извършва обработка. Когато се получи заявка за прекъсване от периферно устройство, CPU включва тактовия си сигнал, обработва заявката и продължава изпълнението на операциите.


Организация на софтуера за GPS сигнален процесор


Софтуерът, който се използва в GPS процесорите се разработва на модулен принцип. На фигурата са показани основните модули:


Стартиране

Предназначението на този модул е да осигури първоначалното стартиране и конфигуриране на системата и зареждане на потребителската част.



Управление на приемника

Основен софтуерен модул. Чрез него се управляват задачите на заден план, навигационният модул, модулът за съпровождане и потребителският интерфейс.



Потребителски интерфейс

Модул, който служи за управление на входно-изходната част. Чрез него се задават протоколите за комуникация между GPS приемника и други устройства.


Съпровождане и навигация

Модули, чрез които се извършва съпровождането на сигналите от спътниците и изчисляване на параметрите на движение на обекта.



Обработка на прекъсванията

Модул за обработка на прекъсванията, постъпващи от контролера на прекъсвания. Чрез този модул се управлява по-нататъшната работа на процесора при обработка на заявките за прекъсване.



ASIC интерфейс

Модул, осигуряващ изпълнението на специфични приложни инструкции (ASIC – Application Specific Instruction Code).



Обектен код

Програмен код за работа на модулите: Съпровождане, Навигация, Управление на приемника и модулът за изпълнение на задачи на заден план. (блоковете на фигурата с тънки линии)



Сорс код

Програмен код за работа на модулите, свързани с потребителските функции. (блоковете на фигурата с дебели линии).


Основни характеристики на софтуера
- Над 90 % от пропускателната способност са на разположение на потребителя;

- над 2 MIPS (милиона инструкции в секунда);

- Процесорът работи с малка честота на прекъсванията – около 100 ms интервал между прекъсванията.

- Лесна интеграция на потребителски софтуер;

- Гъвкава организация на операционната система;

- Възможност за избор на схема на работа: GPS модула да изпълнява потребителски задачи (GPS Major) или потребителския модул да изпълнява GPS задачи на заден план (GPS Minor);



- потребителски функции за изпълнение на твърди задачи през 1ms, 10 ms, 100 ms и 1s;

- Гъвкава организация на сорс кода за управление на входно-изходната система (I/O System), даваща възможност на потребителите да използват собствени входно-изходни съобщения и протоколи.
Каталог: tadmin -> upload -> storage
storage -> Литература на факта. Аналитизъм. Интерпретативни стратегии. Въпроси и задачи
storage -> Лекция №2 Същност на цифровите изображения Въпрос. Основни положения от теория на сигналите
storage -> Лекция 5 система за вторична радиолокация
storage -> Толерантност и етничност в медийния дискурс
storage -> Ethnicity and tolerance in media discourse revisited Desislava St. Cheshmedzhieva-Stoycheva abstract
storage -> Тест №1 Отбележете невярното твърдение за подчертаните думи
storage -> Лекции по Въведение в статистиката
storage -> Търсене на живот във вселената увод
storage -> Еп. Константинови четения – 2010 г някои аспекти на концептуализация на богатството в руски и турски език


Поделитесь с Вашими друзьями:


База данных защищена авторским правом ©obuch.info 2019
отнасят до администрацията

    Начална страница