Dram памети – блокова схема, особености



Дата02.02.2018
Размер48.7 Kb.
#53902
  1. DRAM памети – блокова схема, особености.




  • висока плътност на разполагане на елементите;

  • най-ниска цена на 1 bit информация;

  • относиттелно невисоко бързодействие;

  • най-голям ръст на производство през последните 30 години;

  • наи-висок общ обем от всички ПП; проста схемотехника на 1-Т ЗК - използва само MOS технология (n-MOS), изцяло CMOS съвместима;

  • необходимост от регенерация; относително сложни режими на четене, запис и регенерация;

  • повишени изисквания към поддържащите схеми;

  • особено внимание към изграждане Сзап с висок специфичен капацитет (разнообразни технологии).



  1. Високоимпедансно състояние – предназначение, реализация.



3. Асоциативни памети – адресиране, приложение.

ЕА=Адрес+признак


Когато думата съвпадаща с признака се открие, САМ връща адрес(и). Може да се връща и стойността или част от самата дума. Хардуерен еквивалент на софтуерния термин "асоциативен масив".

Cache паметта - асоциативна памет. Използва се от CPU (ЦП).

САМ (още "асоциативен масив") - използва се в някои продукти, в които се извършва търсене с висока скорост.

4. Reset вектори – разположение в адресното пространство. Смисъл.


Reset спира изпълнението на текущата инструкция; изпраща PC (програмния брояч) към съответния адрес (Reset вектор); вътрешните регистри и контролни битове от CCR се инициализират за последващо продължаване на работата;

Reset вектора съдържа адреса на първата команда, който ще изпъпни микропроцесора (също и при прекъсване); Вътрешните регистри и контролни битове се инициализират така, че да се продължи изпълнението на инструкциите;



ЦП - всички регистри и SP (stack pointer, указател на стека) са недефинирани непосредствено след Reset; X. I масковите битове за прекъсване в CCR (регистър с кода на условието, condition code) са маскирани към всякакви заявки за прекъсване. Бит S в CCR се установява в inhibit stop mode.

След Reset, регистъра INIT се инициализира в S01. указвайки RAM в $00 и контролните регистри в $1000;


5. SPI интерфейс – особености, режими на работа.


Независима комуникационна подсистема в 68НС11 за последователен (сериен) СИНХРОНЕН обмен на данни с ВИСОКА СКОРОСТ между ЕМК и външни устройства като:

  • други микропроцесорни системи;

  • системи за АЦП;

  • драйвери за LCD дисплеи.

за осъществяване на вътрешен обмен в т.нар. multiple master процесорни системи. SPI подсистемата - като Master или Slave.

о При конфигуриране като Master - скорост на обмен до Vi E-clock честотата на ЕМК (напр. 2Mbit/s при E-clock=4MHz);

о При конфигуриране като Slave - скорост на обмен до пълната Е-clock честота ЕМК (до 4Mbit/s при E-clock=4MHz).

Буферният регистър за данни в подсистемата SPI на НСИ има един адрес и при четене и при запис от него.

Режим на работа на SPI интерфейса: едновременно предавне и приемане.

SCK (Serial clock) се задава от Master шините.

SS определя типа.

Предварително записваме данните за обмен в двата рагистъара за данни, след което с контролния регистър разрешавамв обмен под деиствие на тактовите импулси за 8 такта, информацията на двата ргистъра се разменя; след това данните се порчитат и се записват нови данни.

6. Таймер система – IC функция.


IC функция - записва (регистрира) момента на настъпване на външни събития от РА2,РА1,РА0 (РАЗ) - по фронт (преден или заден). Запомня се стойността на таймерния брояч в момента на събитието.

IC функция, особености:

- аймерен брояч - синхронизация по РН2 на E-clock;

- риемане на входния сигнал на 1Сх - асинхронно през първата


7. RTI – предназначение, специфика.


Служи за генериране на хардуерно прекъсване през фиксиран интервал от време;

Специфка:

4 възможни периода (интервала), определени от двоичните комбинации на битове RTR[1:0];

RTI подсистемата се разрешава от бит RTII="1" от регистъра.



Тактов източник за RTI функцията - системната тактова честота, разделена на 2!3;

Не може да бъде спряна или прекъсната (освен при Reset);

Фиксирано време между две последователни RTI сработвания - НЕ ЗАВИСИ от софтуерни закъснения свързани с нулиране на флагове (RTIF в случая) или др.

При изтичане на RTI периода битът RTIF-M от регистъра TFLG2 (при RTII="1" от TMSK2) се генерира прекъсване /след Reset, RTIF се вдига след 1 пълен период/.


Сподели с приятели:




©obuch.info 2024
отнасят до администрацията

    Начална страница