Генератор на случайни числа



Дата25.10.2018
Размер122.15 Kb.


ТЕХНИЧЕСКИ УНИВЕРСИТЕТ – СОФИЯ

катедра Електронна техника

КУРСОВ ПРОЕКТ

по
Цифрова схемотехника

Студент: Ана Габриелова Банкова

факултет: ФЕТТ специалност: Електроника

група: 67 фак.№ 101205059


Тема: “Генератор на случайни числа”

Дата на предаване: 03.12.2007г.

ръководител: .....................................

/доц. д-р П.Якимов/

София 2007

Съдържание





  1. Приложено задание




  1. Блокова схема.................................................стр.2


2.1.Описание на блоковата схема....................стр.2


  1. Принципна схема.............................................стр.3




  1. Избор на ИС....................................................стр.5




  1. Таблица на функционална класификация...стр.17




  1. Описание действието на схемата.............стр.18




  1. Изисквания към захранващия модул...........стр.21




  1. Използвана литература..............................стр.22


2. БЛОКОВА СХЕМА



2.1. Описание на блоковата схема
Генератор на случайни числа представлява устройство, което генерира поредица от импулси с различна продължителност и различна пауза между тях.Промяната на продължителността на импулсите и на паузата между тях става по случаен закон. След определен брой импулси обаче поредицата се повтаря при същия ред на следване, което определя случайността на последователността.

За генерирането на случайни последователности се използва генератор- той генерира непрекъснато и на изхода му се получава последователност от тактови импулси с точно фиксирана честота.Честотата на повторение и коефициентът на запълване на формираните импулси се определя от параметрите на времезадаващата верига на генератора.Изходът на генератора се подава към входа на блока Броячи.

Броячите от блоковата схема служат за преброяване на импулси, поотделно в случайни моменти от времето или като тактова поредица. По принцип те са съставени от последователно свързани тригери. Изходните нива на (H или L) на отделните тригери прествляват състоянието на брояча. При подаване на всеки нов импулс от генератора, на входа на брояч последния се установява в ново състояние, което се съхранява (запомня) до постъпването на следващия импулс.Данните от Броячите постъпват на входовете на регистрите-памет.

В блокът Памет става операцията “запомняне” на състоянието на броячите или информацията съхранена в тях.Паметта в случая е реализирана чрез D-тригери, които представляват елементарна клетка памет.Блокът Бутон е свързан към Паметта.При натискане на бутона регистрите-памет повтарят състоянието на изходите на броячите в момента на натискането и го запазват в себе си до следващото натискане.Чрез натискане на Бутона подаваме тактов импулс на D-тригерите и по този начин управляваме блока Памет.Запаметените входни данни на броячите се подават към входа на блока Индикация.

Блокът Индикатори служи за изобразяване на запаметените резултатите, идващи от броячите, чрез светодиоди . По този начин ние можем да видим числото ,което броячите са отброили в момента на натискане на Бутона.

3.Принципна схема


4.Избор на ИС
TTL интегрални схеми са едни от най-разпространените логически интегрални схеми.Те имат високо бързодействие в сравнение с останалите схеми, в които транзисторите работят в наситен режим - максималната им честота на превключване е 10 ÷ 20 MHz. TTL схемите с многоемитерен входен транзистор , са резултат от развитието на диодно – транзисторните схеми, като ролята на диодна матрица се изпълнява от многоемитерен транзистор, който съчетава в себе си предимствата на диод на матрица и транзисторен усилвател.

Имайки предвид качествата нa TTL интегралните схеми и заданието на курсовата задача се избират интегрални схеми,удовлетворяващи блоковата схема (с TTL технология на производство) :



4.1. ИС’161 – реализира четириразредни двоични синхронни броячи, които служат за преброяване на импулси, постъпващи от генератора на тактови импулси, към входовете им. Притежават управляващи входове за синхронно паралелно зареждане () и асинхронно нулиране (). Всички синхронни операции се тактуват от положителния фронт на сигнала CLK, който идва от кварцовия генератор. Броенето е разрешено,само когато ENP, ENT, и са в логическа 1 (т.е. +5V). На фиг.3 е представен логическият символ на ИС’161

Вътрешната структура (изградена от J-K тригери и логически елементи- И, ИЛИ, И-НЕ, ИЛИ-НЕ, Инвертори ) , корпуса и изводите на ИС’161 са показани на фиг.4 и фиг.5





За по – добро описание на работата на ИС’161 се прилагат кратки извадки за електрическата спецификация и бързодействието й:




4.2ИС’ 574 – интегрална схема,служеща като памет, която съдържа по осем D – тригера, управлявани от положителният фронт на тактовия сигнал (CLK), който се създава при натискането на бутона (свързан към блока памет). Входът , управляващ състоянието на изходите, не оказва влияние върху операциите с регистрите. Чрез фиг.6 се изобразява логическият символ на Регистрите – Памет:

Вътрешната структура, корпуса и изводите на ИС’ 574 са представени на фиг.7 и фиг.8:




За по – добра разбираемост на ИС’574 се прилагат: таблицата на истинност, електрическата спецификация и бързодействието на схмата:






4.3. ИС’47 – представлява преобразуватели на BCD в седемсегментен код, реализиращи индикацията в принципната схема, чрез която се изобразява резултата от броячите –т.е числото. От фиг.9 и Фиг. 10 може да се онагледят вътрешната структура, корпуса и изводи на ИС’47:




За по – голяма яснота за работата на ИС’47 се прилагат : таблица на истинност, кратки извадки за електрическата спецификация на схемата и нейното бързодействие.





4.4 ИС’00 – ИС’ 00 съдържа четири независими логически елемента, изпълняващи функцията Y= (И – НЕ).

Тази интегрална схема се използва за направата на : генератор-съдържащ 3 логически елемента И – НЕ , чрез който се генерират тактови импулси , нужни на броячите ,за да преброят импулси, постъпващи от него към входовете им, поотделно в случайни моменти от времето; бутон-съдържа четвъртият логически елемент от ИС’00, чрез който се управляват регистрите – памет. На фиг.11 е предтсавена вътрешната структура на ИС 7400.за да се разбере още по-добре тази интегрлна схема се прилагат също: функционална таблицата ,електрически параметри :







5. Таблица на функционална класификация


N0

ИС/Брой

Функ.класиф.

Функция

Обозначение

Забележка

1.

IC1




Quad 2-Input NAND Gate

DM74LS00




2

IC21÷IC24




Synchronous 4-Bit Counters

DM74161




3.

IC31, IC32

Octal flip-flops

D-TYPE, 3-STATE OUTPUTS

SN74ABT574A




4.

IC41÷IC44




BCD to 7-Segment Decoders/Drivers

DM7447A




Означение в схемата

Наименование и означение на дискретните елементи

Наименование

Кол.

Забележка

C1,C4

Кондензатор КрМО – II С2 10nF ± 5% 25/908/455

2




C2

Донастройващ кондензатор 30pF ± 5%

1




C3

Кондензатор КрМО – II С2 1,3nF ± 5% 25/908/455

1







Резистор постоянен РПМ2 5%







R19÷R46

158Ω 5% 0,25W

28




R1÷R7

1kΩ 5% 0,25W

7




R47

1kΩ 5% 0,25W

1






6. Описание действието на схемата
Кварцовият генератор – използван в принципната схема и показан на фиг.1 – се изпълнява с TTL ИС. Поради сравнително малко входно съпротивление на елементите се използва предимно последователният резонанс на кварцовия резонатор. В този случай от съществено значение е собственото съпротивление R r на резонатора, тъй като то определя затихването при преминаване на сигнала през него и резонансното съпротивление на необходимата честота трябва да е < 250 Ω . Първите два логически елемента- G1 и G2 образуват неинвертиращата усилвателна част на осцилатора. Чрез паралелно включени резистори R1 и R2 работните им точки се установяват в активната част на предавателните характеристики. Кондензаторът C1 разделя постоянно токовия режим на двата елемента. Резонаторът Q е включен заедно с донастройващия капацитет C2 в положителна обратна връзка. Кондензаторът C3 потиска висшите хармоници и има емпирично определен капацитет C3 = 680/f. Тук f е честотата на генериране в MHz, а капацитета се получава в pF. Последният логически елемент G3 буферира осцилаторната система и изходния товар.

Използваният импулсен генератор ,в принципната схема, е с три ЛЕ и кварцова стабилизация на честотата f=5МHz (никъде в заданието не е зададена/посочена тактовате честота,затова ние и я избираме каква да бъде, съответно и каква да бъде времезадаващата верига). Определяме резисторите със съпротивление: R1 = R2 = 1KΩ, кондензаторите с капацитет: C1=10 nF, C2 = 30pF, C3 = 680/f = 0,13 nF – изчислява се по формулата.

Генераторът на случайни числа брой числа от 0 до 65535 (216) – по задание.От тук следва, че трябва да имаме 16 двоични изхода (216) (четири брояча с по 4 изхода), за да реализираме броене от 0 до 65535.

За броячи сме избрали ИС’161.Те са четириразредни двоични синхронни броячи с паралелни входове (A и D). Входовете за паралелно зареждане на броячите се дават на маса, защото не ги ползваме. Притежават управляващи входове за синхронно паралелно зареждане () и асинхронно нулиране (). Всички синхронни операции се тактуват от положителния фронт на сигнала CLK, който идва от кварцовия осцилатор. Броенето е разрешено,само когато ENP, ENT, и са в логическа 1 (т.е. включени към +5V захранване). Изходът за пренос RCO изработва импулс с високо ниво, когато ENT = 1 (+5V) и числото в брояча е максимално (15). Тъй като броячите са четири , в нашия случай, изходът на RCO на най – младшия брояч обикновено се свързва към входовете ENP на всички следащи броячи , а изходът RCO на всеки брояч от втория нагоре се свързва с входа на ENT на следващия го във веригата по-старши брояч. Изходът на RCO на най-старшия брояч остава неупотребен, тъй като на нас са ни необходими четири разредни числа,а не повече.


Изходите на броячите се свързват към паметта,реализирана чрез Интегрална схема ’574. Тази ИС съдържа по осем D – тригера, управлявани от положителния фронт на единичен импулс (CLK), който се създава при натискането на бутон - логическото ниво от 0 става на 1.В момента на натискането регистрите-памет повтарят състоянието на изходите на броячите и го запазват в себе си до следващото натискане на бутона. Изходите на осемразредните регистри се включват към седемсегментните индикатори, чрез които се изобразява изброеното число от броячите.

Индикацията е реализирана чрез ИС’47. Тези преобразуватели са с изходи с отворен колектор и активно ниско ниво (следователно използваните индикатори трябва да са с Общ Анод). Притежават следните специални извода:- тестващ вход. При = 0 и / = 1 се включват всички сегменти на индикатора. - вход за изключване на незначеща нула. При = 0 и = 1 ниските нива на входовете A и D сегментите на индикатора се изключват.

Индикацията бива статична и динамична.В нашият случай организираме, чрез индикаторите,статична индикация.Тя се характеризира с това, че всеки индикатор притежава собствено индивидуално управление и индицира непрекъснато във времето. Примерно организиране на статична многоразредна индикация със 7-сегментни светодиодни индикатори е показано на фиг.2. Най – долният етаж от структурата представлява блок за събиране на информация ,който в случая е реализирана чрез броячна група. След като блокът натрупа данни,които трябва да се индицират, те се подават за запомняне в паралелни регистри. Запомняне е необходимо за натрупване на нови данни. От изходите на паралелните регистри, данните се подават към кодов преобразувател, който ги преобразува в код за съответния индикатор(в случая 7-сегментен). Следват токоограничителните резистори и светодиодни индикатори.


Избираме индикатори Kingbright SA04-12SRWA (Общ Анод). Въпросните индикатори имат висока яркост при IF=20mA и максимално допустим ток в права посока IF=30mA. Чрез токозадаващите резистори свързани между индикаторите и преобразувателите, ние задаваме токът през всеки от сегментите да е 20mA. Това извършваме по следният начин. От Волт-Амперната характеристика на индикаторите определяме какъв ще е пада на напрежение върху тях при 20mA ток през тях в права посока. Отчитаме UF=1.85V. При захранващо напрежение от 5V падът на напрежение върху токозадаващите резистори ще е 3.15V. Резисторитр избираме така, че да зададем ток 20mA през сегментите на индикатора (R=UR/IF). За стойността на съпротивлението на резисторите получаваме 157.5Ω и избираме резистори със съпротивление 158Ω от еднопроцентният ред на съпротивленията. По този начин при зададени 20mA през всеки от сегментите не превишаваме максимално допустимата консумация от 40mA, от всеки един от изходите на SN7447A. Също така в най-тежкият случай максималната консумация на един индикатор е 7X20mA=140mA, това от своя страна означава, че в най-тежкият случай консумацията на 4-те индикатора ще е 560mA. Тази мощност трябва да бъде взета под внимание при определянето на изискванията към захранващият модул .





7.Изискване към захранващият модул
Изискванията към захранващото напрежение и токовете за различните използвани TTL серии са снети от каталог : VCC=5V .Всяка интегрална схема консумира мощност определена по формулата , където UCC и ICC са захранващите напрежение и ток необходими на схемата.

7.1 За една ИС DM74161 консумираната мощност е :



, а за четирте брояча DM74161 , консумираната мощност = 4*505 mV=2.02W
7.2 За SN74ABT574A се получава

, но за двтете схеми регистър-памет общата консумираната мощност=2*90mV=0.18W
7.3 За ИС’DM7447A изчислената консумирана мощност е : ,a за четирте индикатора общата консумирана мощност е = 4*540mW=2.16W
7.4 За DM74LS00 косумираната мощност е:
7.5 За Kingbright SA04-12SRWA консумираната мощност е :

Цялата консумирана мощност на принципната схема е равна на сумата от всички мощности , консумирани от самите интегрални схеми-изброени по-горе:


След ичисляването на мощностите можем спокойно да определиме изискванията към захранващия модул:

Необходимото захранващо напрежение е 5V;

Необходима генерирана мощност от 5W;


8.Използвана литература

1. Михов, Г. Цифрова схемотехника. София, Техника, 2005.


2. Михов, Г. Ръководство по цифрова схемотехника. София, Техника, 1998
3. Шишков, А. Полупроводникова техника ,Част 2 . София, Техника, 1994
4. Еберхарт Кюн Наръчник по приложение на TTL и CMOS ИС. София, Техника, 2001
5. www.datasheetcatalog.com




База данных защищена авторским правом ©obuch.info 2016
отнасят до администрацията

    Начална страница