Курсов проект по Цифрова схемотехника

1. 
   Задание:
   

2. 
   Блокова схема:
   

3. 
   Принципна схема:
   
   1. 
      Синтез на принципната схема
      

Необходими са ни 9 тригера за реализацията на брояча. Избираме 3 ИС съставени от по 4 тригера: 74LS191, която представлява синхронен реверсивен програмируем брояч на 16, който се характеризира с:

• 
  Тригерите на брояча се превключват от положителния фронт на тактовите импулси постъпващи в CLK.
  
• 
  Разрешаващ вход за броенето (count enable). Броячът функционира при =0. Смяната на нивото на сигнала трябва да става само при CLK=0
  
• 
  A-D входове за програмиране на начално състояние на брояча. Програмирането е независимо от състоянието на входа CLK, т.е броячът има асинхронно зареждане.
  
• 
  - разрешение за зареждане на брояча
  
• 
  Броячът работи в режим на събиране при U/D=0 и в режим на изваждане при U/D=1
  
• 
  - сигнал за пренос; при последователно свързване на броячите изходът се свързва с входа за разрешаване на следващия брояч.
  
• 
  Времезакъснение – 20ns
  
• 
  Типична консумирана мощност – 100mW
  
• 
  Максимална честота на тактовия генератор – 25MHz
  
• 
  MAX/MIN изход за пренос; =1 при достигане на максимално/минимално състояние на брояча в зависимост от посоката на броене.
  

• 
  15, 1, 10, 9 – входове за зареждане на тригерите
  
• 
  3, 2, 6, 7 – изходи на тригерите
  
• 
  8, 16 – маса (8) и захранване (16)
  
• 
  11 – вход за разрешение за зареждане
  
• 
  4 – вход за разрешение за броене
  
• 
  5 – вход за определяне на режима на броене
  
• 
  14 – вход за тактовите импулси
  
• 
  13, 12 – изходи за пренос
  

Свързваме CLK входовете на 3те ИС към тактов генератор (CLOCK), за да получим синхронно броене. Т. като по задание броячът трябва да е изваждащ => входовете D/U на 3те ИС свързваме към Vcc ( логическа „1”). Разрешаващия вход за броене на първата ИС (тази, която ще представя 4-те най-младши разряда на брояча) свързваме към маса (логическа „0”), за да му бъде постоянно разрешено броенето. Разрешаващите входове за броене на следващите ИС свързваме последователно към изхода за пренос на предходната им ИС, като така ще подаваме разрешение за броене с продължителност достатъчна за пропускането на 1 тактов импулс само когато предходния брояч е достигнал минималната си стойност и е подал сигнал за пренос. По този начин синтезираме 12 разряден брояч. На входовете за програмиране на 3-те ИС задаваме логически „0” и „1” съответващи на двоичното записване в 12-разрядна решетка на началното състояние на брояча:

Препоръчителни работни х-ки на ИС 74LS191:

Времезакъснения на ИС 74LS191:

Където:

- - времезакъснение при преминаване от ниско във високо

- -времезакъснение при преминаване от високо в ниско ниво

Б. Логически блок

Ще бъде изграден от инвертори и AND и NAND логически елементи, които ще бъдат вързани към изходите на брояча, за да получим еднозначен сигнал на изхода на последния логически елемент, който сигнал (логическа „0”) ще подадем на разрешаващия вход на 3-те ИС за зареждане на тригерите.

Т. като ИС, които сме избрали, са с асинхронно зареждане и програмирането е независимо от състоянието на входа CLK, то ако логическият блок бъде синтезиран, така че да следи за състояние 260, то при достигане на това състояние на изхода на логическия блок ще бъде генерирана логическа „0”, която ще бъде предадена на входовете за зареждане на ИС от брояча и веднага ще бъде заредено началното състояние на брояча. Т.е. състояние 260 ще се задържи само за времето, за което информацията ще бъде проверена от логическия блок, което е недостатъчно малко и след това ще бъде презаредено с началното състояние 420. Поради тази причина ще синтезираме логическия блок, така че да следи за едно състояние СЛЕД 260, т.е. 259 (т. като броячът е изваждащ). Така при достигане на състояние 260, то ще се задържи за времето, за което са се задържали всички останали състояния, след което при достигане на 259, то броячът веднага ще бъде зареден с 420 и броенето ще започне от начало.

Двоичното представяне в 12-разрядна решетка на числото 259₍₁₀₎ е 000100000011₍₂₎.

За останалите 8 разряда на крайното състояние на брояча виждаме, че 6 от тях са логически „0” и 2 от тях – логически „1”.

Нека приведем всичките 8 изхода, които логическият блок ще проверява, към едно и също логическо ниво (логическа „1”). За тази цел ще са ни нужни 6 инвертора.

След като проверяваните изходи вече са приведени към логическа „1”, трябва да ги обединим към 1 еднозначен изход чрез AND и NAND логически елементи. Нека за тази цел ползваме 2 AND елемента с по 4 входа, към които ще бъдат вързани 8-те проверявани изхода, и 1 NAND елемент с 2 входа, към които ще бъдат вързани 2-та изхода на AND елементите. Крайният елемент избираме да е NAND, защото неговият инвертиран изход ще бъде свързан към инвертираните входове за зареждане на 3-те ИС на брояча.

• 
  Избор на инвертори
  

1, 3, 5, 9, 11, 13 – Входове на инверторите

2, 4, 6, 8 ,10, 12 – Изходи на инверторите

14, 7 – Захранване (14) и маса (7)

Времезакъснения на ИС 74AS04:

• 
  Избор на AND логически елементи
  

1, 2, 4, 5, 9, 10, 12, 13 – Входове на AND логическите елементи

6, 8 – Изходи на AND логическите елементи

7, 14 – Маса (7) и захранване (14)

3, 11 – нефункционални (несвързани) изводи

Таблица на истинност на ИС 74AS21:



Времезакъснения на ИС 74AS21:



Препоръчителни работни х-ки на ИС 74AS21:

• 
  Избор на NAND логически елементи
  

1, 2, 4, 5, 9, 10, 12, 13 – Входове на NAND логическите елементи

3, 6, 8, 11 – Изходи на NAND логическите елементи

7, 14 – Маса (7) и захранване (14)

По задание няма изисквания към вида на технологията на производство на ИС. Избрали сме TTL, която се характеризира със следните предимства и недостатъци:

CLK входовете на 3те ИС са свързани към тактов генератор (CLOCK), за да получим синхронно броене. D/U входовете на 3те ИС са свързани към захранване Vcc ( логическа „1”), за да се осигури броене в режим на изваждане. Разрешаващия вход за броене на първия брояч (този, който ще представя 4-те най-младши разряда на брояча) е свързан към маса (логическа „0”), за да му бъде постоянно разрешено броенето. Следващите 2 брояча получават разрешение от изхода за пренос на предходния им брояч, като така се подава разрешение за броене с продължителност достатъчна за пропускането на 1 тактов импулс само когато предходния брояч е достигнал минималната си стойност и е подал сигнал за пренос. По този начин е синтезиран 12-разряден брояч. На входовете за програмиране на тригерите на 3-те ИС са зададени логически „0” и „1” съответстващи на двоичното записване в 12-разрядна решетка на числото, определящо началното състояние на брояча. Това число е 420. Неговото записване в двоичен код в 12-разрядна решетка е: 000110100100. Входовете за разрешение на зареждането на трите ИС са свързани към изхода на логическия блок.

Изходите на броячите са свързани към логическия блок, който следи за достигане на състояние 259, което в двоичен код е записано по следния начин: 000100000011. По задание имаме 260 за крайно състояние на брояча, но т. като сме избрали ИС с асинхронно зареждане, то при достигане на състояние 260, логическият блок ще подаде сигнал за зареждане на броячите веднага, което ще доведе до недостатъчно дълго задържане на това състояние. Поради тази причина логическият блок е синтезиран така, че да следи за едно състояние СЛЕД 260, а именно 259, като по този начин се осигурява еднаква продължителност на всяко едно от състоянията на брояча в границите 420-260.

Т. като 4-те най-старши разряда на крайното състояние на брояча съвпадат с 4-те най-старши разряда на началното му състояние (представени в 12-разрядна решетка), то на тези 4-ри извода не се прави проверка от логическия блок, защото в интервала 420-259, представен в двоичен код, те не променят логическото си ниво.

Логическият блок е съставен от 3 вида ИС: инвертори, AND и NAND логически елементи.

Инверторите служат за осигуряване на еднакво логическо ниво на всички от 8-те останали извода за проверка. Те са свързани към изходите, които имат ниско логическо ниво, за да бъдат инвертирани към високо.

Следващата част от логическия блок са 2 AND логически елемента с по 4 входа, към чиито входове са свързани вече приведените към едно и също (високо) ниво 8 изхода на брояча. При достигане на този частен случай на входовете на всички AND елементи ще има логически „1”, което ще доведе до логически „1” и на изходите на 2та AND елемента.

Тези 2 изхода са свързани към двата входа на един NAND логически елемент, който ще има състояние логическа „0” на изхода си (който се явява и изход на целия логически блок) при 2 логически „1” на 2-та си входа. Т. като изходът на логическия блок е свързан към входовете за разрешаване на зареждане на трите ИС в блока за броене, то тази логическа „0” ще задейства зареждането на началното състояние 420 на брояча и целият процес ще започне от начало.

4. 
   Изисквания към захранващия модул и изчислителна записка за консумираната мощност.
   

Изчисляваме консумираната мощност за всяка интегрална схема за най-лошия случай:

Icc=Icc_max

(1)	За SN74LS191: (U1, U2, U3)	Vcc=5V±5% Iccmax=35mA	P(1)=Iccmax*Vcc=165mW+5%
(2)	За SN74AS04: (U4)	Vcc=5V±5% Iccmax=26,3mA	P(2)=Iccmax*Vcc=131,5mW+5%
(3)	За SN74AS21: (U5)	Vcc=5V±5% Iccmax=12mA	P(3)=Iccmax*Vcc=60mW+5%
(4)	За SN74F00: (U6)	Vcc=5V±5% Iccmax=10,2mA	P(4)=Iccmax*Vcc=51mW+5%

Общата консумирана мощност:

P=3*P₍₁₎+P₍₂₎+P₍₃₎+P₍₄₎=3*165+131,5+60+51=737,5mW+5%=774,375mW