16. Съкратени (непълни) броячи се наричат тези, чийто модул на броене е по-малък от 2n. Те се реализират от двоични броячи, от които са изключени част от състоянията. Двоично-десетичните броячи също се числят към съкратените броячи.
Разликата между брояч и делител на честота е само терминологична. Те са едни и същи структури, като двете понятия се използуват в зависимост от приложението на структурите. Всеки брояч е делител на честота, но основно се използува за отброяване на импулси в дадена бройна система, за което се ползуват всичките му изходи. Основното приложение на делителите на честота е да изработят честота, която е определено число пъти по-ниска от постъпващата на тактовия вход. При тях, не е от значение бройната система, в която работи структурата, а се обръща внимание на коефициента на делене и коефициента на запълване на изходната честота. Често при делителите на честота се използуват само някои от броячните изходи, като останалите могат дори и да не бъдат изведени.
Фиг. 4.44.
Когато е необходим брояч или делител на честота с модул на броене по-малък от 2n, с какъвто не се разполага в интегрално изпълнение, се използуват броячи с модул на броене по-голям от зададения, като се съкращават част от състоянията им.
При един от начините за реализиране на съкратени броячи се съкращават последните излишни състояния на брояча — фиг. 4.44. В изходите на брояча се поставя детектор на определено състояние, който нулира брояча при достигане на това състояние. Детектираното състояние зависи от изисквания модул на броене и от типа на нулирането. Например, при зададен модул на броене К (състояния на брояча от 0 до K-1) при използуването на брояч с асинхронно нулиране детектора трябва да открие състояние К, докато при използуването на брояч със синхронно нулиране, детектора трябва да открие състоянието К-1. Необходимо условие за правилна работата и в двата случая, е активното ниво в изхода на детектора да съвпада с активното ниво на входа за асинхронно нулиране на брояча.
Фиг. 4.45.
Действието е илюстрирано с конкретен пример на фиг. 4.45, където е синтезиран брояч с модул на броене К= 13 с използуването на брояч с асинхронно нулиране. До състояние 12 включително, броячът работи като двоичен. След тринадесетия импулс, броячът преминава в
състояние 13, но детекторът детектира това състояние и веднага асинхронно нулира брояча. При следващия импулс, броячът ще отброи състояние 1. При този начин на реализиране на съкратен брояч, се появява за кратко време (докато сработи логиката за нулиране на брояча) допълнително състояние К (в примера — 13). При някои конкретни приложения това допълнително краткотрайно състояние може да бъде нежелано и вредно.
На фиг. 4.46 е показан същия пример, но с използуването на брояч със синхронно нулиране. Използуван е двоичният брояч '163, който е същият като '161 но притежава синхронно нулиране. От времедиаграмите на работа се вижда, че при състояние 12, детекторът изработва сигнал за нулиране на брояча, но нулирането настъпва синхронно при постъпването на тринадесетия импулс. Времедиаграмите са "чисти", без наличие на допълнителни състояния. Препоръчва се, когато няма специални изисквания, да се използува този начин на реализиране на съкратен брояч.
Фиг. 4.46.
В схемата от фиг. 4.46 е използуван и опростен, непълен детектор на състояние 12. Той би детектирал и състоянията 13, 14 и 15, но последните не се използуват.
17.
Паралелните регистри позволяват да се запомни едновременно подадена на входовете им комбинация от двоични разреди и да се съхрани след промяната на входните сигнали. Те могат да се изградят чрез D-тригери, с общо тактуване и управление. Така например, популярната схема '273, показана на фиг. 4.50, представлява набор от 8 D-тригера, с общо тактуване по нарастващ фронт на тактовите импулси С и общо нулиране.
При постъпването на синхронизиращ сигнал, паралелните регистри "фиксират" състоянието на входовете, затова те се наричат още "фиксатори". Фиксаторите са два вида.
При първия вид, тригерите на регистрите са от потенциален тип — разрешават се от ниво на синхронизиращия сигнал. При разрешаване, те пропускат входните сигнали към изходите си, а при забрана — запазват последното им значение. Този вид регистър се нарича "прозрачен фиксатор". Напремер, такъв е 8-разредният паралелен регистър '373, който има същата структура схема, както '273, но се управлява по ниво на тактовия импулс (означаван с Е) и вместо общо нулиране, притежава общо управление на високоимпедансното състояние на изходните буфери на тригерите.
Преместващи регистри
Преместващият регистър представлява група от последователно свързани тригери, свързани така, че при постъпване на тактов импулс,
информацията от даден тригер се премества в съседния. Най-често, преместващите регистри се изграждат от D-тригери. Такъв преместващ регистър е показан на фиг. 4.52.
Кръгов преместващ регистър и брояч на Джонсън
Преместващ регистър, при който последователният изход е свързан с последователния вход, се нарича кръгов преместващ регистър (използува се и понятието кръгов брояч). Еднократно заредената информация циркулира в регистъра под управление на тактовия сигнал. Кръговият преместващ регистър се използува обикновено, когато е необходимо да се извежда информация от него без изтриването й. Първоначалното зареждане може да бъде паралелно или последователно.
На фиг. 4.56 е показана схема на кръгов преместващ регистър с първоначално последователно зареждане на информацията. Изборът за въвеждане на нова информация или за циркулиране на старата в преместващия регистър, се определя от входа U.
Докато на управляващия вход U има логическа 1, последователният вход DS на преместващия регистър възприема входната информация D. Обратната връзка не действа, и за първите п такта преместващият регистър възприема постъпващото по D n-разредно число. Когато управлението U стане 0, DS се свързва с Qn-1 и зареденото вече число поразредно отново постъпва на последователния вход DS. След нови п тактови импулса, преместващият регистър ще се намира в изходно състояние.
Броячът на Джонсън е разновидност на кръговия преместващ регистър. Той представлява преместващ регистър, при който последователният вход е свързан с инверсния последователен изход. При наличието на п тригера в Джонсъновия брояч, той притежава 2п състояния. На фиг. 4.57 е показан брояч на Джонсън с 5 тригера, имащ 10 изходни състояния.
Нека първоначално всички тригери са нулирани. Тъй като и последният тригер е нулиран, инверсният му изход ще бъде в 1. След всеки тактов импулс, в първия тригер ще се записва 1, докато тази единица при преместването премине през целия регистър и излезе на изхода на последния тригер. Тогава инверсният изход на последния тригер става 0 и започва записването и преместването на 0. Това продължава докато нулата премине през регистъра и се установи в изхода на последния тригер, при което броячът на Джонсън се връща в изходно състояние. Когато състоянията на изходите се интерпретират като числов код, този код се нарича код на Джонсън.
Броячът на Джонсън се използува в цифрови системи, работещи в код на Джонсън (някои структури, като например дешифратор, се изграждат по-просто). Този брояч е същевременно и генератор на дефа-зирани тактови поредици. Всички изходи на Джонсъновия брояч генерират сигнали с една и съща честота и с коефициент на запълване 1/2, но дефазирани във времето един спрямо друг на един период на тактовия импулс.
18.
В структурата на брояч се наблюдава една основна клетка, съдържаща в себе си тригер, в информационните входове на който е включена комбинационна логика, обработваща сигналите за разрешаването на броенето, за реверсиране на броенето, за паралелното зареждане, за нулирането и т.н. Такава универсална клетка е залегнала в структурата на регистровата програмируема матрична логика. За използувани тригери, в тях са избрани D-тригерите, като универсални тригери, чрез които могат да се синтезират всички други тригери, а оттам и всяко устройство с последователностна логика.
На фиг. 4.61 е показана основната клетка на типичния регистров PAL — 16R8. Програмируема И и фиксирана ИЛИ матрица, както при комбинационните PAL, задават входното състояние на D-тригер. D-тригерът притежава изходен буфер с три състояния. Програмируемата обратна връзка е взета от инверсния изход на D-тригера и върната към матриците И на всички основни клетки.
PAL 16R8 съдържа осем такива основни клетки, като всички три-гери се тактуват заедно от общ сигнал С, а всички изходни буфери с три състояния се разрешават от общ сигнал ОЕ.
С регистровите PAL могат да се синтезират произволни синхронни автомати. Реализираните с тях структури съкращават 4 и повече пъти броя на корпусите на интегралните схеми, спрямо решение, изградено с конвенционална логика.
Регистровите структури с успех могат да заменят и чисто комбина-ционни логически устройства. Това е особено полезно, когато при комбинационните устройства вследствие на вътрешните състезания на сигналите, е възможно да се генерират краткотрайни паразитни сигнали. Синхронната регистрова логика елиминира такива паразитни сигнали.
Следващата стъпка в развитието на програмируемата матрична логика е създаването на нова програмируема матрична логика, която обединява възможностите на комбинационните и на регистровите PAL и може да имитира голям брой от тях. Тя носи наименованието базова матрична логика GAL (Generic Array Logic). В структурата си тя съдържа същите полета от И и ИЛИ матрици, както при комбинационните и регистровите PAL, но притежава силно усложнена и допълнително програмируема изходна клетка.
19.
На фиг. 5.1 са показани формирователи с диференцираща верига, който скъсява входните импулси съответно по нарастващия им фронт (фиг. а) и по спадащия им фронт (фиг. б).
За схемата от фиг. 5.1.а на входа на логическия елемент се поддържа 0 от свързания към маса резистор R. Постъпващият входен импулс се диференцира от RС-веригата и частта на положителния отскок, която е над прага на превключване на логическия елемент, се формира като изходен импулс. Диодът D ограничава отрицателния отскок на диференцирания импулс, за да не се повреди входът на логическия елемент и същевременно ускорява разреждането на кондензатора. За логическите елементи, които имат вграден защитен диод към маса, неговото поставяне е излишно.
За схемата от фиг. 5.1.б с делителя R1 - R2, постоянното напрежение на входа на логическия елемент се избира да съответства на минималната стойност на логическата 1. При CMOS сериите, R2 не се поставя. Диодът D се включва, за да предпази входа на логическия елемент от положителния отскок и за да ускори разреждането на кондензатора С. Той не се поставя при логически елементи имащи вграден защитен диод към захранване.
Използуването на интегрираща верига предизвиква изместване на изходните импулси, както е показано на фиг. 5.2. Това закъснение може да се използува при формирането на импулси.
Чакащи мултивибратори
Чакащите мултивибратори (наричани още моновибратори) представляват моностабилни генератори, които притежават едно стабилно и едно нестабилно състояние. В стабилното си състояние те могат да стоят неограничено време, докато престояването в нестабилното състояние се определя от някаква времезадаваща верига. При постъпването на активния фронт на входен импулс, те преминават от стабилното си състояние в нестабилното и след изтичането на времето, определено от времезадаващата верига, се връщат отново в стабилното състояние.
При изграждането на чакащи мултивибратори, най-често се използува комбинацията от асинхронен SR-тригер и времезадаваща верига, както е показано на фиг. 5.6. Входният импулс превключва SR-тригера, с което се запомня, и може да бъде прекратен. Изходният сигнал от тригера задействува времезадаващата верига, която след определено време, подава сигнал на другия вход на SR-тригера и го връща в изходно състояние. При синтезирането на чакащи мултивибратори с логически елементи, за времезадаващи вериги могат да се използуват схемите на формирователи без обратна връзка, разгледани в предишната точка
Тригери на Шмит
Тригерите на Шмит са формирователи на импулсите по амплитуда (ниво). Те са прагови устройства, които реагират на определено ниво на входния сигнал. Характеризират се с две критични нива на входния сигнал — ниво на задействане и ниво на отпускане. Разликата между тези нива определя хистерезисната област и е специфична особеност на тригера на Шмит.
Тригерите на Шмит се използуват главно за формиране на правоъгълни от бавноизменящи се сигнали (импулси с полегати фронтове), които не отговарят на изискванията на цифровите схеми (фиг. 5.15.а). Друго основно приложение на тригерите на Шмит е в амплитудни ди-скриминатори за отделянето на импулси с по-голяма (или по-малка) амплитуда от зададена (фиг. 5.15.б).
Тригер на Шмит може да се изгради с два логически инвертора — фиг. 5.16. През резистора R2 се осъществява положителна обратна връзка, a R1 (съвместно с R2) осигурява хистерезиса на тригера.
При разчетите, R1 включва изходното съпротивление на източника на входен сигнал и съпротивлението на включения последователно във входната верига резистор. Прагът на задействане E1 на тригера, зависи от съпротивлението на резисторите R1 и R2.
20.
RC-релаксатори
На фиг. 5.19 е показана най-простата схема на релаксатор с логически елементи, използуваща два инвертиращи логически елемента и една RС-верига. Действието й се пояснява от показаната на същата фигура времедиаграма. Ако Q = 0, то Q = 1 и кондензаторът С се презарежда, като потенциалът UC на входа на G1 се стреми към нула. При достигане на праговото напрежение Up, веригата за положителна
обратна връзка се задейства, G1 и G2 превключват, при което Q = 1 и Q= 0. Напрежението UC се променя скокообразно с размаха на изходното напрежение на G2, тъй като напрежението върху кондензатора Сне може да се промени за краткото време на превключване. При използуването на логически елементи, имащи интегрирани защитни диоди във входната си верига, скокът на UC ще бъде само до - UD (UD e падът върху отпушения диод). След превключването, кондензаторът започва да се зарежда с обратен поляритет, като UC се стреми към напрежението на изходната логическа 1 на G2 При UC= UP, G1 започва да се превключва и схемата скокообразно се връща в първото квазиустойчиво състояние (Q= 1, Q = 0). Скокът на напрежението UC отново е равен на размаха на изходното напрежение на G2 Ако се използуват логически елементи с вграден защитен диод във входа си към ЕCC (например CMOS), UC ще се ограничи до ЕCC+ UD
Релаксатор с тригер на Шмит
Релаксатор от инвертиращ логически елемент с тригер на Шмит е показан на фиг. 5.22. Генерирането на импулси се определя от периодичното зареждане и разреждане на поставен във входа на логическия елемент кондензатор, през включен между него и изхода резистор.
В първия момент след включване на захранването, напрежението UC върху кондензатора е нула и Q = 1. Кондензаторът започва да се зарежда през резистора R, като се стреми да се зареди до напрежението на изходната 1 на логическия елемент. Когато напрежението на кондензатора достигне прага на задействане E1, тригерът на Шмит превключва и Q= 0. Сега кондензаторът започва да се разрежда през R, като напрежението върху него се стреми към стойността на изходната 0. Когато UC достигне прага E2 тригерът на Шмит превключва отново, Q = 1 и кондензаторът пак започва да се зарежда. Периодът Т на генерираните импулси се определя от стойността на двата прага E1 и Е2 и от времеконстантата RC.
Когато релаксаторът се пуска от външен сигнал или чрез включване на захранването, първият импулс е по-дълъг от следващите.
Релаксатор със закъснителна линия
С помощта на закъснителни линии се изграждат релаксатори с висока честотна стабилност. На фиг. 5.23 е дадена схема на генератор с един инвертиращ логически елемент, чиито трептения са стабилизирани със закъснителна линия DL. Съпротивлението R е равно на характеристичния импеданс Z на закъснителната линия. Закъснителната линия съединява входа и изхода на логическия елемент. Всяко изменение на изходния сигнал след време, равно на на времето на закъснение на линията tZ, се предава на входа на логическия елемент и той съответно се превключва. Импулсите, които се получават в изхода на релаксатора са симетрични и честотата им (при пренебрегване на собственото закъснение на логическия елемент) се определя от:
Генераторите на импулси, със закъснителна линия за времезадаващ елемент, се характеризират с незначително влияние на честотата на генерираните импулси от захранващото напрежение. Температурната нестабилност на честотата е практически равна на температурната нестабилност на използуваната закъснителна линия. Необходимо е обаче фронтът на изходния импулс от закъснителната линия да е достатъчно стръмен — не повече от 30 - 50 ns. В противен случай, влияние върху честотата на генериране започва да оказва температурното изменение на прага на превключване на логическия елемент.
Закъснителната линия натоварва изхода на логическия елемент, затова нейното характеристично съпротивление трябва да бъде съобразено с товароспособността на изхода. Препоръчват се закъснителни линии с характеристично съпротивление по-голямо от 500 om.
Релаксаторът със закъснителна линия може да се управлява от външен сигнал, който се подава на входа Е. При това, всички импулси от пакета са с еднаква продължителност.
Кварцово стабилизирани релаксатори
Когато е необходима точна и стабилна във времето честота на генериране, се използуват релаксатори с кварцови резонатори. Кварцовият резонатор представлява електромеханична система, образувана от кварцова пластина, изрязана с подходяща ориентация спрямо осите на естествен или синтетичен кварцов кристал и нанесени върху нея електроди. Използува се обратният пиезоефект, при който при подаването на електрически сигнали с определена честота към електродите на резонатора, в него се появяват механични трептения. Тяхната амплитуда е най-голяма, когато честотата на сигналите съвпадне със собствената резонансна честота на кварцовата пластина.
По отношение на външната електрическа верига кварцовият резонатор може да се представи като еквивалентен трептящ кръг — фиг. 5.24. В него Rq, Lq и Cq се определят от параметрите на кварцовата пластинка, а Со от междуелектродния капацитет.
21. Статичната индикация се характеризира с това, че всеки индикатор притежава собствено индивидуално управление и индицира непрекъснато във времето. Примерно организиране на статична многоразредна индикация със 7-сегментни светодиодни индикатори е показано на фиг. 6.13. Най-долният етаж от структурата представлява блок за събиране на информация, който може да бъде аналоговоцифров преобразувател, броячна група за измерване на честота или период, преместващ регистър за последователно приемане на цифрова информация и др.
След като блокът за събиране на информация натрупа данните, които трябва да се индицират, те се подават за запомняне в паралелни регистри. Запомняне е необходимо, за да може блокът за събиране на информация да се освободи за натрупване на нови данни. От изходите на паралелните регистри, данните се подават към кодов преооразувател, който ги преобразува в код за съответните индикатори (в случая 7-сегментен). Следват токоограничителните резистори и светодиодните индикатори.
За показаната структура, в хоризонтална посока са характерни два вида връзки — паралелни и последователни (верижни). Паралелните връзки свързват едноименни блокове от всяка индикаторна структура. Такава е веригата, осигуряваща зареждане на паралелните регистри, управлявана от сигнала L. Такава е и веригата за проверка на индикаторите, управлявана от сигнала LT.
Верижна е връзката, осигуряваща гасенето на старшия незначещ разред. Тя свързва входовете RBI c изходите RBO. Най-старшият кодов преобразувател (най-левия) получава твърдо разрешение за загася-ване на нулата RBI = 1, тъй като най-старшата нула винаги е незначе-ща. Следващият по старшинство кодов преобразувател получава разрешение за загасяване на нулата от изхода RBO на най-старшия. Втората нула ще бъде загасена само когато в най-старшия разред има загасена нула. Така, веригата се разпространява последователно до най-младшия кодов преобразувател (най-десния), без да го обхваща. Най-младшата нула е винаги значеща, затова най-младшият кодов преобразувател има твърда забрана за загасяне RBI= 0.
Сподели с приятели: |