ВЪПРОС 6 2.7. Интегрална инжекционна логика

Фиг. 2.37. I L инвертор.

Интегралната инжекционна логика се появява като развитие на една от най-първите логики — директно свързаната транзистор-на логика. Малката площ, заема-на от един I²L елемент и незна-чителната консумирана от него мощност, позволяват да се обеди-нят множество такива елементи в схеми с висока степен на интег-рация. По плътност на елементи-те и по разсейвана мощност, I²L е близка до CMOS логиката. Основната инверторна схема на I²L е показана на фиг. 2.37. Базо-вият ток на ключовия изходен транзистор се задава от инжектор, кой-то представлява генератор на ток, реализиран с PNP транзистор.

Фиг. 2.38. Двувходов I L елемент ИЛИ с три изхода.

Схема ИЛИ с три изхода е по-казана на фиг. 2.38. При интег-ралната инжекционна логика не се допуска паралелното свързване на базите на ключовите транзис-тори

Фиг. 2.39. Зависимост на бързодействие-то от инжекционния ток при I L.

Инжектираният ток I при I²L може да се изменя в широки гра-ници.

2.8. Интегрирана биполярна и CMOS логика — BiCMOS

В цифровата схемотехника, биполярните транзистори предлагат широки възможности за реализирането на бързо превключване и ви-сока товароспособност. Тези им качества, обединени с високата инте-грална плътност и ниска консумация на комплементарната MOS ло-гика, дадоха началото на новите технологични цифрови серии — BiCMOS.

Фиг. 2.40. BiCMOS инвертор.

Основният елемент (инверто-рът) на конвенционалната BiCMOS логика е представен на фиг. 2.40. Входната му верига съ-държа класически CMOS инвер-тор — T1 и T2, а изходната му е изградена от биполярни NPN транзистори T3 и Т4 Допълнител-но е включен NMOS транзисто-рът Т5, който осигурява управле-нието на T3. T6 изпълнява ролята на съпротивление, управлявано от изхода на CMOS инвертора.

Когато на входа X се подаде логическа 0, в изхода на CMOS инвертора се получава потенциал близък до захранването Ecc-> който през емитерния повторител T4 излиза на изхода като логическа 1 с на-прежение около Есс ~ UВЕ- Същевремено транзисторът T5 ce запуш-ва, a T6 се отпушва, свързвайки през ниското съпротивление на кана-ла си базата на T3 към маса, при което T3 се запушва.

Когато на входа се подаде логическа 1, в изхода на CMOS инвер-тора се получава потенциал близък до масата и T4 се запушва. Същев-ременно Т6 се запушва, a T5 ce отпушва и през ниското съпротивле-ние на канала си, осигурява базов ток на T3. T3 преминава в активен режим, като напрежението в колектора му пада до UBE и на изхода се установява логическа 0. T3 не може да се насити, тъй като във вклю-чено състояние, той набавя базов ток от колектора си през малкото съпротивление на канала на включения T5 и за да съществува този ба-зов ток, напрежението в колектора му трябва да е по-високо от UBE.

Фиг. 2.41. BiCMOS логически елементи: а) — И-НЕ; б) — ИЛИ-НЕ.

Усъвършенстването на BiCMOS върви в посока на намаляване на захранващите напрежения, при запазване и дори увеличаване на бър-зодействието, товароспособността, шумоустойчивостта и температурната стабилност. Като развитие на BiCMOS ce появиха редица нейни модификации, като комплементарната BiCMOS — Q-BiCMOS, квази-комплементар-ната BiCMOS логика — QC-BiCMOS и др.

ВЪПРОС 7

3. КОМБИНАЦИОННИ ЛОГИЧЕСКИ СХЕМИ

Комбинационните логически схеми са тези, при ко-ито състоянията на изходите зависят само от текущото състояние на техните входове. За разлика от последователностните схеми, те не съ-държат елементи на памет и могат да бъдат изградени само с помощта на логически вентили.

Фиг. 3.1. Общ вид на комбинационна ло-гическа схема

Дешифраторът (Decoder) e комбинационна логическа схема, която активира по един изход за определена комбинация на входните променливи. При п входа, максималният възможен брой изходи е

Фиг. 3.3. Принципна схема на пълен де-шифратор с 3 входа и 8 изхода с активни изходни нива 1.

Произвеждат се пълни интег-рални дешифратори с 2, 3 и 4 входа, обикновено с активните нива на изходите 0. При някои интегрални дешифратори (напр. '538 и '539), могат да се задават активните нива на изходите.

Фиг. 3.5. Двоично-десетичен дешифратор '42.

Когато броят на изходите е по-малък от максималния (т < 2"), дешифраторът е непъ-лен. Типичен пример за непълни дешифратори са дешифраторите за двоично-десетичен код с 4 вхо-да и 10 изхода.

Когато е необходимо да се из-градят дешифратори с повече от 4 входа се прилага каскадно нарас-тване на дешифрацията (стъпално дешифриране).

Фиг. 3.6. Каскадно нарастване на дешифратор с 5 входа и 32 изхода.

На фиг. 3.8 е показана схема на 8-входов шифратор с три изхода и неговата таблицата на истинност.

Фиг. 3.8. 8-входов шифратор.

Недостатъкът на показания шифратор за активиране на само един вход в даден момент се избягва при т.нар. приоритетни шифратори. За тях е характерно това, че на всеки вход е присвоен определен при-оритет и при наличие на няколко активирани входа, се изработва ад-

ресът на този с най-висок приоритет.

Фиг. 3.10. Последователно нарастване на шифратори.

Нарастването на приоритетните шифратори може да се извърши последователно или паралелно. Последователното нарастване се извършва, като разрешаващият изход ЕО на всеки по-старши шифра-

тор се свързва с разрешаващия вход EI на следващия го по-младши.

Мултиплексорът (multiplexer) e комбинационна логическа схема, която притежава няколко информационни входа и един изход. Той се управлява от селекторен адрес, определящ кой от входните сигнали ще бъде пропуснат към изхода. При п адресни входа, максималният брой информационни входа е т= 2^п. Мултиплексори, които прите-

жават максимален брой информационни входа се наричат пълни. На фиг 3.12 е показан общ вид на пълен мултиплексор 8 към 1.

Фиг. 3.13. 8-канален пълен мултиплек-сор.

Фиг. 3.12. Пълен мултиплексор 8 към 1.

Фиг. 3.14. Каскадно нарастване на мултиплексор. 32-канален мултиплексор.

функция на мултиплексорите. Те имат само един информационен вход, чийто сигнал се превключва към един от няколкото (максимал-но 2") изхода, според подадения цифров код на п адресни входа.

Пример за използуването на дешифратор на 3 входа, като 8-кана-лен демултиплексор е показан на фиг. 3.17. Адресните сигнали се по-дават към входовете на дешифратора, а информационният входящ си-гнал — към входа за разрешение, чието активно ниво съвпада с актив-ното ниво на изходите.

Фиг. 3.17. Използуване на дешифратор за д емултипл ексор.

Фиг. 3.18. Интегрален мултиплексор/де-мултиплексор — '4051.

Кодовите преобразуватели служат за преобразуване на числата от

една форма в друга. Съществуват най-различни кодови преобразуватели. Един от най-лесните начини за реализиране на кодов преобразува-тел е показан на фиг. 3.19 и използува междинно преобразуване в унитарен код. Входящият код се преобразува в унитарен чрез дешиф-ратор. Изходите на дешифратора изработват т.нар. "минтерми", които съответстват на единиците в картата на Карно. Следва кодиране на унитарния код в изходния код, чрез шифратор.

Фиг. 3.19. Кодов преобразувател, реали-

Фиг. 3.21. Кодов преобразувател: a) — от двоичен код в код на Грей; б) — от код на Грей в двоичен код.

Реализацията на преобразуване на двоичен Към кодовите преобразуватели принадлежат и преобразувателите в седемсегментен код за индикатори. В интегрално изпълнение същест-вуват редица преобразуватели в седемсегментен код, при болшинство-то от които входният код е двоично-десетичен (от 0000 до 1001), a изходният код позволява изобразяването на десетичните цифри. При тях, входните комбинации от 1010 до 1111 предизвикват изобразява-не на служебни (нецифрови) символи.

Съществуват ограничен кръг интегрални преобразуватели с входен двоичен код, при които изходният код позволява изобразяването на шестнадесетичните цифри. Такъв е TTL кодовият преобразувател F9368 на фирмата Fairchild. Неговият общ вид, заедно с таблицата на истинност и изображенията на символите е показан на фиг. 3.22.

Цифровите компаратори са комбинационни логически схеми, кои-то осъществяват сравняване на две числа — A и B. В резултат от срав-няването се регистрират едно от трите възможни състояния: A = B; A > В и A < В. Компаратори, които могат да регистрират и трите със-тояния се наричат магнитудни компаратори (Magnitude Comparator).

Най-простият магнитуден компаратор сравнява две едноразредни

числа а и b.

Фиг. 3.23. Едноразреден магнитуден компаратор.

Фиг. 3.24. Сравняване на две я-разредни числа

Две n-разредни числа се сравняват за равенство, като се извърши поразредно сравняване и резултатите се обединят, както е показано на фиг. 3.24.

За магнитудно сравняване на многоразредни двоични числа, най-напред се сравняват старши-те разреди. Ако са различни, само те определят резултата от цялото сравняване. Ако са равни, необходимо е да се сравнят следващите по-младши разреди и т.н.

На фиг. 3.26 е показано последователно нарастване на компарато-ри

Фиг. 3.26. Последователно нарастване на цифрови компаратори.

Суматорът представлява комбинационна схема, която сумира числа (разглеждаме само сумиране на двоични числа). Когато се сумират двоични числа без входящ пренос, схемата се нарича полусуматор. В общия случай обаче, е необходимо да се извърши сумиране на две чи-сла, взимайки предвид постъпващ пренос от предходен разред и освен сумата, да се изработи и пренос за следващия разред. Такава схема се нарича пълен суматор.

За сумирането на многоразре-дни числа, за всеки разред е не-обходим по един пълен суматор. Само в младшия разред може да се използува полусуматор. На фиг. 3.30 е показано последова-телно нарастване на пълни едно-разредни суматори за сумиране на многоразредни числа. Времето за изпълняване на операцията е доста повече, отколкото при еднораз-редния суматор. Всеки пренос ще може да приеме истинската си стойност, едва след като предишният се е установил. Този начин на изпълняване на операцията се нарича формиране на последователен пренос (Riple Carry).

Фиг. 3.30. Последователно нарастване на едноразредни суматори.

Фиг. 3.31. Четириразреден суматор с паралелен пренос.

Фиг. 3.34. Формиране на контрол по четност за 3-разредно число.

Нарастването на схемите за контрол по четност и нечетност

се извършва обикновено паралелно-последователно. Например на фиг. 3.35 е показана вътрешната структура на интегралния 9-разреден генератор на контролен бит '280. Изходът С генерира контрол по нечетност, а изходът С — по четност.

Фиг. 3.35. 9-разреден генератор на конт-ролен бит — '280

Към комбинационните арит-метични схеми принадлежат и аритметично-логическите устрой-ства — АЛУ (Aritmetic Logig Unit — ALU).

ВЪПРОС 11

3.6. Програмируема комбинационна логика

Първата програмируема интегрална логическа схема(PLD) е диодната логическа AND матрица. Тя представлява съвокупност от редове и колони, свързани в пресечните точки с диоди и прогоряеми връзки. Връзките могат селективно да бъ-дат прогаряни, елиминирайки някои от кръстосаните съединения и

оставяйки другите. Ha фиг. 3.36 е показана диодна ИЛИ матрица за четири функции Fi от четири входни величини Ii. Всяка функция реализира логическа сума на входните величини Fi = I1 + I2 + I3 + I4- С прогаряне на връзка се елиминира член от тази сума.

Фиг. 3.36. Програмируема схема на базата на диодна матрица.

Следващата стъпка в развити-ето на програмируемата логика е добавянето на входен дешифратор и изходни буфери към диодната логическа ИЛИ матрица.

Фиг. 3.37. Програмируема логика за четири функции на две променливи.

За генератор на логически функции, структурата на PROM e много неикономична по отношение на използуваемостта на заложените в нея елементи. Формирането на всички минтерми силно уголемява въ-трешната програмируема матрица, при това всеки допълнителен вход удвоява нейния обем. В повечето от практическите случаи, не е необходимо наличието на всички минтерми.

Фиг. 3.39. Структура на програмируема логическа матрица — PLA (FPLA).

Това е довело до идеята за съ-здаването на по-малка програми-руема структура, в която е огра-ничен броят на възможните мин-терми на входните величини и той е по-малък от 2Р.

Такава примерна структура за четири входни величини и четири изходни функции е показана на фиг. 3.39. Тя се нарича програми-руема логическа матрица PLA (Programmable Logic Array). Както се вижда, броят на минтермите е ограничен в примера до 8, вместо максималните 16. Полето на ло-гическата И матрица обаче също е програмируемо, благодарение на което потребителят може да формира онези минтерми, които са му необходими.

Неудобството при PLA за програмиране и на двете полета е отстранено при програмируемата матрична логика PAL. При нея, броят на възможните минтерми също е ограничен на по-малък от 2^n.

Фиг. 3.40. Структурна схема на PAL.

Ограничението обаче е извършено чрез фиксиране на определен брой връзки в полето на логическата матрица ИЛИ, извър-шено от производителя. Полето на матрицата И е оставено за програмиране от потребителя, който и тук може да избира кои минтерми да формира.
ВЪПРОС 12

4. ПОСЛЕДОВАТЕЛНОСТНИ ЛОГИЧЕСКИ СХЕМИ

4.1. Тригери

Тригерите са основните запомнящи клетки в последователностните логически схеми. Те са схеми, които могат неограничено дълго време да се намират в едно от двете устойчиви състояния и преминават със скок от едното състояние в другото. Обикновено, изходът на един тригер се означава с Q и състоянието му се отъждествява с това на тригера. Освен основния ("прав") изход, може да има и втори изход - Q ("инверсен")

Тригерите се делят на два основни типа: асинхронни и синхронни .

При асинхронните тригери (latch), информационните сигнали въздействуват върху състоянието на тригера непосредствено в момента на своето появяване.

Синхронните тригери притежават допълнителен синхронизиращ (тактов) вход, обозначаван със С (Clock), чийто сигнал ги установява в съответствие с входните въздействия и със състоянието на тригерите до този момент. В зависимост от начина, по който сигналът на синхронизиращия вход на тригера извършва управлението, синхронните тригери се делят на три вида:

— синхронни тригери с управление по нивото на синхронизиращия сигнал. Състоянието на тези тригери може да се променя през цялото време

— синхронни тригери с управление по фронта на синхронизиращия сигнал. Тези тригери превключват само по време на активния преход на синхронизиращия сигнал.(flip – flop)

— синхронни тригери "управляващ-управляван" — M-S (Master-Slave flip-flop).

— синхронни тригери със заключен вход (data lock-out flip-flop). Това са двустъпални тригери, подобни на MS, но първото стъпало е тригер с динамичен вход.

Фиг. 4.1. Основни времеви параметри при тригерите.

Други параметри за тригерите са: максимална честота на превклю-чване fmax консумирана мощност Pcc

Тези тригери са основната тригерна клетка, която се използува във всички по-сложни тригери.

Фиг. 4.2. SR-тригер с логически елементи ИЛИ-НЕ.

На фиг. 4.2 е показана схема на асинхронен SR-тригер, изграден с два логически елементи ИЛИ-НЕ с обратни връзки. Той притежава

два, взаимно инверсни изхода Q и Q, вход за установяване в 1 — S(Set) и вход за нулиране — R (Reset). Ако R= S = 0 тригерът запазва състоянието си, в което се е намирал преди това-действа катоклетка памет. Ако S = 1 и R= 0, Q се установява в 1, a Q — в 0. При

На фиг. 4.3 е показан същият тригер, изпълнен с елементи И-НЕ. Действието му е аналогично на тригера от фиг. 4.2, с тази разлика, че активните нива на входните сигнали са 0, т.е. тригера се установява в

/ при S = 0, a ce нулира при R = 0.

Фиг.4.3. SR-тригер с логически елементи И-НЕ.

Разрешаван SR-тригер се получава от асинхронен тригер като се включат във входовете му още два логически елемента, както е пока-зано на фиг. 4.5

.

Фиг. 4.5. Разрешаван SR-тригер.

Фиг. 4.10. Двустъпален SR-тригер със заключен вход.

JK-тригерът притежава два входа за въздействие J установя-ващ и К- нулиращ и един синхронизиращ вход C. Действието му е по-добно на това на SR-тригера с тази разлика, че неопределеността в състоянието, при едновременно активиране и на двата информационни входа, е премахната

Фиг. 4.11. JK-тригер. Синтез на JK-тригер от SR-тригер.

от изходите Q и Q на тригера.

Фиг. 4.12. .JK-тригер от типа "управляващ-управляван" (M-S).

На фиг. 4.12 е показана практическа схема на двустъпален JK-трн-гер от типа MS. Той е произлязъл от двустъпалния RS-тригер.

4.1.4. D-тригери

Тези тригери притежават един информационен вход, означаван с D (Delay — закъснение). Логическото ниво, подадено на този вход се установява на изхода след постъпването на тактов импулс. Информацията от входа D се полу-чава на изхода Q със закъснение от един такт, затова той се нарича още закъснителен тригер.

D-тригерът се получава от SR- или JK-трнтер, като входът S (J) се свърже с входа R (К) през инвертор.

могат да се изграждат от всички типове синхронни тригери. При изграждането им се въвеждат някои изменения, спрямо общата схема от фиг. 4.13, целящи опростяване на структурата.

Фиг. 4.13. D-тршер. Синтез на D-тршер от SR- или JK-тршер.

Фиг. 4.14. Разрешаван D-тршер.

ралната схема '373.

Фиг. 4.16. Синтез на JK-тригер от D-тригер.

Т-тригерът е синхронен тригер, който притежава само един ин-формационен вход за въздействие — Т (Toggle — превключвам). Кога-то на него е подаден сигнал 0, синхронизиращият сигнал не променя състоянието на тригера. При Т= 1, всеки синхронизиращ импулс "преобръща" Т-тригера в противоположно състояние.

Фиг. 4.18. Синтез на "съкратен" T-тригер.