Въпрос 1 логически елементи



страница3/6
Дата04.01.2018
Размер0.8 Mb.
#41337
1   2   3   4   5   6

ВЪПРОС 13

4.2. Броячи

Броячът (counter) представлява последователностна логическа схе-ма с много устойчиви състояния, всяко от които съответства еднозначно на броя на постъпилите импулси.



4.2.1. Класификация и параметри на броячите

Броячите се класифицират по следните няколко признака:



1. Според използуваната система на броене:

а) Двоични броячи. Регистрират импулсите в двоична бройна сис-тема;

б) Десетични броячи. Регистрират импулсите в десетична бройна система, използувайки двоично-десетичния принцип;

в) Броячи с произволен коефициент на броене.

г) Специални броячи. В тази група влизат броячи, използуващи специален код на броене.

2. Според начина на броене на импулсите:

а) Сумиращи броячи. Всеки входен импулс увеличава с 1 регистри-раното в брояча число;

б) Изваждащи броячи. Всеки входящ импулс намалява с 1 регист-рираното в брояча число;

в) Реверсивни броячи.



3. Според начина на въздействие на входните импулси:

а) Асинхронни броячи.

б) Синхронни броячи.

в) Смесени броячи (броячи с комбинирано действие).



Основните параметри на броячите са:

1. Модул на броене — N. Той е равен на броя на състоянията, ко-ито може да заеме един брояч.

2. Минимална продължителност на тактовия импулс — twmin- Тя гарантира регистрирането му от брояча.

3. Максимална честота на брояча — fmax- Това е най-високата чес-тота на импулсите, при която те могат да бъдат регистрирани.

4. Време на регистрация — tq. Това е максималното време от постъпването на водещия (активен) фронт на тактовия импулс до момен-та, в който изходите на брояча се установят в новото състояние.

4.2.2. Асинхронни броячи

Най-простият брояч е асинхронният брояч (ripple counter) c непос-редствена връзка. Той се реализира чрез последователно свързване на Т-тригери, като тактовият вход на всеки тригер се свързва с изхода на предходния.





Фиг. 4.19. Четириразреден асинхронен брояч с непосредствена връзка.

На показаната фигура, тригерите превключват по спадащ фронт на сигнала в тактовия им вход.Пока-заният брояч е сумиращ.

Фиг. 4.20. Четириразреден асинхронен изваждащ брояч с непосредствена връзка.

На фиг. 4.20 е реализирано последователно свързване на Т-тригери, като тактовият вход на всеки тригер е свързан с инверсния изход на предходния. Тригерите превключват по спадащ фронт на сигнала в тактовия им вход. Показаната структура представлява двоичен брояч, работещ в режим на изваждане.

Асинхронните броячи с непосредствена връзка притежават значително общо време на превключване:



tqmax=n.tq

където tq е времето за превключване на един тригер, а п — броят на тригерите в броячната структура.



Фиг. 4.21. Четириразреден асинхронен брояч с последователен пренос.

Значително по-малко общо време на превключване притежават асинхронните броячи с последователен пренос. Изходът на всеки тригер управлява електронна

врата (схема И), пропущаща броячните импулси към тактовия вход на всеки следващ тригер. При асинхронните броячи с последователен пренос, максималното време за установяване се определя от:



където tG е закъснението на сигнала през една схема за формиране на преноса.


ВЪПРОС 14

4.2.3 Синхронни броячи

Две са основните разновидности на синхронните броячи - синхронни броячи с последователен пренос и синхронни броячи с парале-лен пренос (съществуват и синхронни броячи с комбиниран пренос).

На фиг. 4.22 е показана структурата на сумиращ синхронен брояч с последователен пренос. Той е изграден от JK-тригери (свързани като Т-тригери), като тактовите входове на тригерите са свързани заедно и на всички тях се подават входящите броячни импулси. J и K входовете на всеки тригер служат като разрешение за броене на тригера. Те се управляват от предходните тригери чрез схеми за формиране на преноса. Всеки тригер получава разрешение за работа само когато всички предходни тригери са в състояние на логическа 1.



Фиг. 4.22. Четирибитов сумиращ синхронен брояч с последователен пренос.

Веригата за последователното формиране на преноса забавя изготвянето на разрешението за броене на старшите тригери от структура-та.

Фиг. 4.23. Четириразреден сумиращ синхронен брояч с паралелен пренос.

За преодоляване на този недостатък, се използуват синхронни броячи с паралелен пренос.

Фиг. 4.24. Четириразреден изваждащ синхронен брояч с паралелен пренос.

Ако сигналите за формиране на преноса при синхронните броячи се вземат от инверсните изходи на тригерите, се получават изваждащи броячи (фиг. 4.24).

Фиг. 4.25. Четириразреден синхронен реверсивен брояч с един тактов вход и управление на посоката на броене.

За реализирането на реверсивни броячи, е необходимо в структурата на брояча да присъстват едновременно и логиките за формиране на пренос при събиране и изваждане, и с мултиплексор да се пропуска един от преносите.

Фиг. 4.26. Четириразреден синхронен брояч, изграден с Т-тригери.

Превключването на всеки тригер се управлява чрез спиране или пропускане на входния импулс към тактовия му вход. Най-младшият тригер получава всички входни импулси. Неговият изход управлява пропускането на тактовите импулси към следващия тригер и т.н.

Фиг. 4.27. Четириразреден синхронен реверсивен брояч с два тактови входа, изграден с Т-тригери.

Подобно на схемата от фиг. 4.25, се изграждат реверсивни синхронни броячи с използуването на "съкратени" Т-тригери.

ВЪПРОС 15

4.2.4. Нулираие и зареждане на броячите

Нулирането е процес, при който всички вътрешни тригери на броячите преминават принудително в състояние 0 на изходите си. Нулирането може да бъде асинхронно и синхронно. Асинхронното нулиране се извършва под въздействието на сигнал за нулиране MR (Master Reset). Синхронното нулиране се управлява от сигнал за разреша-ване на нулирането SR (Synchronous Reset), който с активното си ни-во задава режим на нулиране на брояча, но нулирането настъпва при пристигането на активен фронт на тактовия импулс.

Зареждането е процес при който вътрешните тригери на броячите принудително приемат състояние, зададено от специални входове D (Data). Зареждането също може да бъде асинхронно и синхронно. Асинхронното зареждане се извършва под управление на сигнал за зареждане PL (Parallel Load), който безусловно зарежда брояча със съдържанието на Di . Синхронното зареждане се управлява от сигнал за разрешаване на паралелно зареждане РЕ (Paralel Enable), който задава на брояча режим на зареждане, но то настъпва при пристигането на активен фронт на тактовия импулс.

Асинхронните операции изпо-лзуват асинхронните S и R входове на вътрешните тригери в броячите. На фиг. 4.28 е показано асинхронно нулиране на броячен тригер.



Фиг. 4.29. Асинхронно зареждане на бро-ячен тригер.



Фиг. 4.28. Асинхронно нулиране на броячен тригер.

Асинхронно зареждане на броячен тригер е показано на фиг. 4.29. Сигналът PL разрешава електронните врати, поставени в

R и S входовете на тригера. Тогава, ако Di е 0, на S ще постъпи 1, а на R - 0 и тригерът ще се нулира, а ако Di e 1, на S ще постъпи 0, а на R — 1 и тригерът ще се установи в 1. Когато PL е 0, електронните врати са забранени, а на R и S входовете на тригера ще има пасивни състояния логическа 1.

Синхронното нулиране и зареждане въздействат чрез тактово зависимите входове на броячните тригери. На фиг. 4.31 е показано синхронно установяване на броя-чен JK-тригер. Сигналът РЕ мултиплексира към J и К входовете или входящия пренос СЕ или входната информация Di.



Фиг. 4.31. Синхронно зареждане на броячен JK-тригер.

Когато РЕ= 0, постъпването на информацията Di e забранено и към тригера се пропуcка преносът. При РЕ= 1 постъпването на преноса се блокира, разрешават се схемите И-НЕ, пропущащи информацията Di, и на J и K входовете на тригера се появяват съ-ответно Di и Di. При постъпване на тактов импулс, изходът Qi ce установява в състояние Di.

Ha фиг. 4.32 е показано синхронно нулиране на броячен тригер, съчетано със синхронно зареждане.



Фиг. 4.32.

Синхронното нулиране е приоритетно пред синхронното установяване. Когато на входа SR се подаде активно ниво 0, на J и K входовете на тригера постъпват съответно 0 и 1. При пристигането на тактов импулс изходът Qi ce установява в 0.

4.2.5. Нарастване на броячите

Нарастването (свързването) на броячите се извършва, когато се налага организирането на брояч с голям модул на броене, с какъвто не се разполага в интегрално изпълнение.



Фиг. 4.33. Асинхронно свързване на броячи.

Асинхронно свързване на броячите е показано на фиг. 4.33. Такто-вият вход на най-младшия брояч е тактов вход на цялата броячна гру-па. Тактовите входове на следващите броячи са свързани към стар-шите разреди на предходните броячи. При сумиращи броячи, такова свързване е възможно само когато активният фронт на тактовия им вход е спадащият, докато при изваждащи броячи — активният фронт на тактовия им вход е нарастващият.

ВЪПРОС 16

4.2.6. Двоично-десетични броячи

Броячите, които притежават модул на броене 10, са десетични бро-ячи. В интегрално изпълнение, те се изграждат на базата на четиририразредни двоични броячи, от които са изключени последните шест състояния и затова носят наименованието двоично-десетични броячи. Двоично-десетичният брояч работи в двоичен код от състояние 0000 до 1001 и се нулира след десетия импулс. Двоично-десетичен брояч е интег-ралната схема '290:





Фиг. 4.41. Четириразреден двоично-десетичен брояч '290:

а) — структурна схема, б) — времедиаграми на брояча на пет.

Тя съдържа два отделни брояча на две и на пет, които свързани непосредствено образуват двоично-десетичен брояч. Броячът на две е Т-тригер и неговата работа е тривиална. Броячът на пет се състои от един JK-тригер, Т-тригер и SR-тригер. В начално състояние (000), JK-тригерът получава на J входа си логическа 1 от инверсния изход на SR-тригера и за първите три импулса работи като Т-тригер. SR-тригерът

получава през това време 0 на входовете си S и R и остава нулиран. При достигане на състояние 011, SR-тригерът получава 1 на входа си S. Четвъртият импулс преобъръща JK-тригера (той все още продължа-ва да работи като Т-тригер), но едновременно с това установява в 1 SR-тригера.

Фиг. 4.43. Четириразреден синхронен сумиращ двоично-десетичен брояч.



До деветия импулс включително, броячът работи като двоичен. След него обаче, вторият тригер получава 0 на J входа си и 1 на входа си К . Същите състояния има на входовете си и четвъртият тригер.



4.2.7. Съкратени броячи и делители на честотa

Съкратени (непълни) броячи се наричат тези, чийто модул на броене е по-малък от 2^n. Те се реализират от двоични броячи, от които са изключени част от състоянията. Разликата между брояч и делител на честота е само терминологична.. Основ-ното приложение на делителите на честота е да изработят честота, която е определено число пъти по-ниска от постъпващата на тактовия вход.





Фиг. 4.44. Съкращаване на старшите състояния на брояч: а) — при използуване на асинхронно нулиране; б) — при използуване на синхронно нулиране.

При един от начините за реализиране на съкратени броячи се сък-ращават последните излишни състояния на брояча — фиг. 4.44. В из-ходите на брояча се поставя детектор на определено състояние, който нулира брояча при достигане на това състояние.



Фиг. 4.45. Брояч до 12 (модул на броене 13) с използуване на асинхронно нулиране за съкращаване на последните състояния.

До състояние 12 включително, броячът работи като двоичен. След тринадесетия импулс, броячът преминава в състояние 13, но детекторът детектира това състояние и веднага асин-хронно нулира брояча. При следващия импулс, броячът ще отброи съ-стояние 1.

Друг начин за изграждане на съкратени броячи е, като се отстра-

нят младшите излишни състояния. Такъв брояч брои от определено число 21 - (К + I) до 2п - 1. Нарича се още "Modulo Kdivider".



Фиг. 4.47. Съкращаване на младшите състояния на брояч: а) — при използуване на асинхронно зареждане; б) — при използуване на синхронно зареждане.

За съкращаване на младшите състояния изходът за пренос на бро-яча се свързва към входа му за зареждане, а на входовете за данни се подава определено число — фиг. 4.47. Числото зависи от модула на брояча и от вида на зареждането. При зададен модул Кн използува-не на брояч с асинхронно зареждане числото трябва да е 2п - (К+1), a при брояч със синхронно зареждане, числото трябва да е 2п - К.






ВЪПРОС 17

4.3. Регистри

Регистрите са предназначени за съхраняване на цифрова информация за определено време. Те се изграждат като организиран набор от тригери.



4.3.1. Паралелни регистри

Фиг. 4.50. 8-разреден паралелен регистъ]:

'273.

Паралелните регистри позво-ляват да се запомни едновремен-но подадена на входовете им комбинация от двоични разреди и да се съхрани след промяната на входните сигнали. Те могат да се изградят чрез D-тригери, с общо тактуване и управление. Схема '273 представлява набор от 8 D-тригера, с общо тактуване по нарастващ фронт на тактовите импулси С и общо нулиране.



При постъпването на синхронизиращ сигнал, паралелните регистри "фиксират" състоянието на входовете, затова те се наричат още "фиксатори". Фиксаторите са два вида.

При първия вид, тригерите на регистрите са от потенциален тип — разрешават се от ниво на синхронизиращия сигнал.

При втория вид, тригерите на регистрите се управляват по фронт на тактовия импулс С. Такъв регистър се нарича D-регистър" или "регистър от D-тип".

Съществуват няколко разновидности на паралелните регистри, ко-ито могат да се обобщят по следния начин:

— запомнящи устройства с произволен достъп, които съдържат значителен по обем масив от паралелни регистри, в и от които може да се записва и чете;

— адресируеми фиксатори, които позволяват да се осъществи достъп до отделните разреди, без да се променят останалите.

— Буферни регистри, вграж-

дани във входовете и изходите на устройства и системи, като аналого-во-цифрови и цифрово-аналогови преобразуватели и др.



4.3.2. Преместващи регистри

Представлява група от последователно свързани тригери, свързани така, че при постъпване на тактов импулс,

информацията от даден тригер се премества в съседния. Най-често, преместващите регистри се изграждат от D-тригери.

Фиг. 4.52. Преместващ регистър с последователен вход и паралелни изходи, изграден с D-тригери.

Входът на всеки тригер е свързан с изхода на предходния. Всички тригери се тактуват заедно. Входът на първия тригер е последователният вход за данни DS на преместващия регистър, а изходът на после-дния тригер е последователния изход на регистъра. Съвкупността от изходите на всички тригери формира паралелния изход на преместващия регистър.

Фиг. 4.53. Преместващ регистър с последователен вход и паралелни изходи, изграден с JK(SR)-тригери.

Преместващи регистри могат да се изграждат и на базата на JK и SR-тригери

Реверсивните преместващи регистри притежават мултиплексор преди всеки тригер, който превключва входа на тригера към изхода на предходния (за дясно премест-ване) или към следващия тригер (за ляво преместване)



Фиг. 4.54. Реверсивен преместващ регистър с последователни входове и паралелни изхо-ди.



4.3.3. Брояч на Джонсън

Броячът на Джонсън е разновидност на кръговия преместващ регистър. Той представлява преместващ регистър, при който последователният вход е свързан с инверсния последователен изход. При нали-чието на п тригера в Джонсъновия брояч, той притежава 2п състояния. Първоначално всички тригери са нулирани. Тъй като и пос-ледният тригер е нулиран, инверсният му изход ще бъде в 1. След всеки тактов импулс, в първия тригер ще се записва 1, докато тази единица при преместването премине през целия регистър и излезе на изхода на последния тригер. Тогава инверсният изход на последния тригер става 0 и започва записването и преместването на 0. Това продължава докато нулата премине през регистъра и се установи в изхода на последния тригер, при което броячът на Джонсън се връща в изходно състояние.







Фиг. 4.57. Брояч на Джонсън с 10 състояния: а) — структурна схема; б - таблица на със-тоянията на изходите; в) — времедиаграми на работа.

Броячът на Джонсън се използува в цифрови системи, работещи в код на Джонсън (някои структури, като например дешифратор, се из-граждат по-просто).

4.3.4. Генерятори ня псевдослучайни последователности.

Генераторът на псевдослучайни последователности представлява устройство, което генерира поредица от импулси с различна продъл-жителност и различна пауза между тях. Промяната на продължително-стта на импулсите и на паузата между тях става по случаен закон. След определен брой импулси обаче, поредицата се повтаря при същия ред на следване, което определя псевдослучайността на последователността.

За генерирането на псевдослучайни последователности, се използуват преместващи регистри, в които по определен начин се въвежда обратна връзка към последователния вход. Обратната връзка се създа-ва на базата на елементи СУМА ПО МОДУЛ 2. При използуването на преместващ регистър с п тригера, максималното количество състоя-ния, което може да има генератор на псевдослучайни поредици е N=2^n-1





Фиг. 4.58. Четирибитов генератор на псевдослучайна последователност.



ВЪПРОС 18

4.4. Регистрова програмируема матрична логика.

На фиг. 4.61 е показана основната клетка на типичния регистров PAL — 16R8. Програмируема И и фиксирана ИЛИ матрица, както при комбинационните PAL, задават входното състояние на D-тригер. D-тригерът притежава изходен буфер с три състояния. Програмируемата обратна връзка е взета от инверсния изход на D-тригера и върната към матриците И на всички основни клетки.



Фиг. 4.61. Основна клетка на регистров PAL 16R8.

PAL 16R8 съдържа осем такива основни клетки, като всички тригери се тактуват заедно от общ сигнал С, а всички изходни буфери с три състояния се разрешават от общ сигнал ОЕ.

С регистровите PAL могат да се синтезират произволни синхронни автомати. Реализираните с тях структури съкращават 4 и повече пъти броя на корпусите на интегралните схеми, спрямо решение, изградено с конвенционална логика.

Базова матрична логика GAL (Generic Array Logic) обединява възможностите на комбинационните и на регистровите PAL и може да замества голям брой от тях. Тя съдържа същите полета от И и ИЛИ матрици, както при комбинационните и регистровите PAL, но притежава силно усложнена и допълнително програмируема изходна клетка.

Въвеждат се четири допълнително програмируеми елемента:

— първият от тях е управляем инвертор и е включен в изхода на схемата за логическото събиране.

— вторият програмируем елемент е мултиплексор, който подава

сигнала към изходния буфер от изхода на D-тригера.

Фиг. 4.62. Основна изходна клетка на GAL 16V8.

— третият програмируем елемент е мултиплексор, който определя формирането на обратната връзка. Тя може да бъде взета от изхода на схемата, от инверсния изход на D-тригера, от изхода на съседната клетка или да бъде изключена.

— четвъртият програмируем елемент е също мултиплексор, който определя управлението на високоимпедансното състояние на изход-ния буфер.

Фирмата Lattice използува електрическо изтриване на логиката, та-ка че GAL схемата може да бъде препрограмирана. Други фирми (на-пример Altera) произвеждат изтриваеми с ултравиолетова светлина GAL.


Каталог: Home -> Rado -> home -> 3.Трети%20курс%20-%20ФЕТТ -> Цифрова%20схемотехника
home -> Напишете ел. Структура на като използвате правилото на Клечковски
home -> Търси се нов външен вид или допълнителна функция,или друга реализация на някои от функциите на то „Климатик”
home -> Фотолитография предназначение и същност на фотолитографията
3.Трети%20курс%20-%20ФЕТТ -> Факултет по електронна техника и технологии
3.Трети%20курс%20-%20ФЕТТ -> Сае- инжинерно проектантски работи: Описание на схемата- въвеждане на компютъра информация за топологическите връзки м/у елементите в ел с
3.Трети%20курс%20-%20ФЕТТ -> Конспект по Конструиране и технология на електронна апаратура (ктеа) Теми на лекциите


Сподели с приятели:
1   2   3   4   5   6




©obuch.info 2024
отнасят до администрацията

    Начална страница