Z=f(x), където x- входни данни; z
Тема 8: Цифрови интегрални схеми
Изтегляне 0.81 Mb.
|
- Навигация на страницата:
- ТЕМА 12: Памети – КОФТИ развит+грешки
- Памети с последователен достъп
- ТЕМА 13. ПЛМ – трябват още схеми
- Тема 14: Базови процесорни
- ТЕМА 15: Микроарх. на CPU с акумулатор
- ТЕМА 16: Стеков процесор
- ТЕМА 17: Управление на изпълнението на -инструкциите
- Тема 18: УУ с съхранима микропрогр.
| Тема 8: Цифрови интегрални схеми
Технологии за реализация: основата на биполярни транзистори( TTL, TTLS, интегрално-инжекционна логика 128, ECL ) или на униполярни( pMOS, nMOS, CMOS ) транзистори. Основни характеристики на gate-а: +време на превключване Tпр; +средна мощност на превключването Pпр +енергия за превключване Eпр.=Tпр*Pпр Степен на интеграция: ограничава се предимно от топлинни изисквания, като допустимата мощтност на разсейване за малки чипове е до 2W (без принудително охлаждане). Класификация: +Комбинационни Цифрови Схеми, КЦС:
+Последователностни Цифрови Схеми (ПЦС, с памет): 
Действието на комбинационните ЛС се състои във формиране на двоични сигнали на изходите в зависимост от комбинацията от подадените входни сигнали (входен набор). Функционирането на подобна КЦС се описва с помощта на булева алгебра или т. нар. логически функции. Видове логика – позитивна( L=0, H=1 ); негативна ( L=1; H=0 ); …… Тема 9. Тригери: Делят се на RS, JK, D, DV, T и др. (в зависимост от изпълняваната от тях логическа функция). В зависимост от времевите съотношения при въвеждане и извеждане на информацията тригерите се делят на асинхронни и синхронни и тригери със смесено управление. 
Асинхронния RS тригер се състои от 2 последователно свързани логически Елемента NAND или NOR, обхванати от положителна обратна връзка (ПОВ). Синхронния JK тригер може да се разглежда като модификация на RS тригер, при който функционалните входове JK съвпадат с SR съответно, освен за J=K=1, когато тригера инвертира състоянието си 
JK тригер с двойна структура и допълнителни входове Preset, Clear за асинхронен запис съответно на 1 или 0 в тригера. Сработването на тригера в синхронен режим става по заден фронт на ‘+’ тактов сигнал Clock. 
блоково означение на синхронен D-тригер с допълнителни входове PR и CL Буфери с 3 състояния – различаваме съображения (обединение на ИС по изход, съгласуване на изходите на ИС по натоварване и др.) налагат използването на буферни ИС с 3 състояния. логически нива L, H и състояние с висок импеданс (Z) на изхода. Мултиплексор. Представлява КЦС, управлявана от вход за селектиране на S è служещи за пропускане на многоразреден двоичен код от няколко входа I0, I1,… към изхода Z със същата разрядност.
Блоково означение на 4-разреден 2увходов мултиплексор, таблица на истинност по отношение на изхода Zi и логическа схема. С Мултиплексора се използва за селектиране на многоразредни данни от няколко входа, управление на преместването на данни в регистрите, селектиране на данни във времето, двоично сумиране или изваждане генериране на различни логически функции.
Блоково означение и логическа схема на пълен дешифратор 1:4 с 2 входа, таблица на истинност. С Шифратор (Encoder) – КЦС с входове I1…Im и изходи А0…Аn и е предназначена за формиране на номера на активния вход във вид на двоичен код на изхода. При 1временно активно състояние на няколко входа шифратора формира логическа сума от двоични кодове на изхода. При т.нар. приоритетни шифратори на изхода се формира двоичен код на номера на акт. вх. с най-висок приоритет. Даден. шифратор с 8 входа и табл. на истинност. Шифратора има допълнителен разрешаващ вход Тема 10: Суматори 
орган. на паралелен процесорен суматор а)последователен б)ускорен (транзитен) пренос Основен проблем при реализацията на подобни многоразредни КЦС е ограниченията на веригата за пренос. Определяща сумарното бързодействие на схемата. Горният суматор е съставен от 4 еднобитови ИС - двоични пълни суматори (AAD) с вх. Ai, Bi и вход за преноса Ci-1 , сума S и изходен пренос Ci Веригата за разширение на преноса тук е последователна, при което изх. на старшия разред се установява след окончателното формиране на стойностите на изходите на предшестващите го разреди (времената на закъснение на всички разреди се сумират). За пренос в схемата важат следните логически уравнения: C0; C1=A1.B1+(A1+B1).C0; C2=A2.B2+(A2+B2).C1; C3=A3.B3+(A3+B3).C2; Ако в горните уравнения се означат функц.: Gi=(Ai.Bi)-условие за генериране на пренос (Cgi); Pi=(Ai+Bi)-условие за разпространение на пренос (Cpi); Като се заменят верижно преносите, ще се получи: C0; C1=G1+P1.C0; C2=G2+P2(G1+P1.C0); C3=G3+P3(G2+P2(G1+P1.C0)) при което изчислението на преносите може да се извърши независимо в самостоятелна логическа схема на основата на т.н. транзитен пренос, без да е необходимо изчакването на последователното формиране на преноса
схема На младшите разреди на 4 разреден пълен двоичен суматор с последователна вътрешна верига за пренос, където с A1,A2,A3,A4 и B1,B2,B3,B4 са означени 4 битовите входове за сумиране, с S1,S2,S3,S4 - 4 разредната сума, а с C0 и C4 са съответно входния и изходния пренос. Тема 11 Според начина си за вход и изход съществуват многоразредни регистри, които биват паралелни, последователни, и двата вида едновременно. Според типа на тригерите, които участват в конфигурацията на регистрите се делят на статични и динамични. Най-общата блокова схема на многоразреден регистър е следната: 
Регистрите също се делят и според начина на запис в тях- биват парафазни и еднофазни. Като пример за паралелен регистър с парафазен код можем да посочим например паралелен И регистър с RS-тригери.
Броят на входовете е равен на броя на разредите по две. Ако имаме същият регистър само че с еднофазен код броят на входовете при него намалява два пъти и е равен точно на броя на разрядите. 
За да се избегнат състезанията, трябва да се извърши организация на преместващите регистри, т.е. получават се противосъзтезателни структури. За тази организация се използва парафазен вход, като е съществена последователността във времето. Нека тригерите в един регистър се управляват от двойката сигнали 1 и 1’, те имат вида: 
Посочената характеристика показва неустойчивостта на схемата при намаляване продължителността на импулса, защото някои тригери ще се превключат, а други не. Или казано до тук можем да обясним, че състезанията на паметите се дължат на нееднаквото време за превключване на тригерите. Състезанията могат да се разделят могат да се разделят на два вида - комбинационни състезания, и състезания на памети. Управлението на тригерите при комбинационните състезания може да се извърши по заден фронт, т.е. в горната характеристика импулсите се заместват с техните инверсни импулси. 
При следната схема 
която представлява схема за умножение 4х2 бита всички изводи са в инверсна логика. Инверсните стойности са активни, и следователно за нея важи логическото уравнение: 
За която фигура е в сила
При 4 битова АЛС многофункционалността се постига за сметка на вариране на кодиранията и за сметка вариране на кодировката. т.е.
ТЕМА 12: Памети – КОФТИ развит+грешки Паметите се делят на три основни типа: Памети с произволен достъп (Random Access Memory), които от своя страна се делят на още няколко вида както следва - eдновходови RAM, двувходови SAM, двувходови WWRM, и асоциативни САМ; Постоянни памети (Read Only Memory) - също биват - ROM, PROM, EPROM, EAPROM и програмируеми логически матрици PGA/FPGA, и програмируеми логически матрици PLA/FPLA. Памети с последователен достъп (ППД) - делят се на : 1) Преместващи регистри SR; 2) организация FIFO; 3) организация LIFO; 4) прибори със зареждаща връзка CCD. При състезанията при паметите, има два основни проблема за решаване. Как да се изгради адресна верига за достъп до паметта и как да се изравни броя на разредите и капацитета на паметта с броя на разредите и капацитета на тези които искаме да конфигурираме. Тук са представени нагледно конфигурирането на два основни типа памети - ROM и RAM памети. При конфигурацията на АЛС се цели минимизация на членовете участващи в схемата като съответни чрез това се оптимизира и цената за производство. логически матрици PLA/FPLA. 
На горната схема е показано блоковото означение и таблицата за функциониране на RAM с организация 256 думи, с дължина 1 бит, време за достъп 35 s. На нея със \CS1 \CS2 \CS3 са означени входовете за селектиране на чипа, със А0…А7 - осем адресни входа, със \WE - управляващ сигнал за запис, Din, Dout - еднобитови информационни вход и изход. Конфигурирането на схемата за адресиране на памет с капацитет 4096 едноразредни думи съставена от гореописаната RAM, съдържа два дешифратора 1:4 , и 16 чипа RAM свързани в 4 реда и 4 колони, изходите на които позволяват избирането на даден ред/колона в матрицата. Обръщането става към интегрална схема в която сигналите за селектиране \CS1 \CS2 са едновременно активни за селектиране. Адреса на думата се определя от младшите 8 адресни разряда А4…А11, които се подават паралелно към всички RAM в матрицата. Конфигурирането на ROM памети чрез даденото по-долу блоково означение на технологично програмируем ROM с организация 32 думи и дължина 8 бита става по следният начин. Тук с А0…А4 са означени адресните входове, \Е - входа за достъп, О0…О7 - осем изхода на данните по схема отворен колектор. На фигурата е показано структурирането на ROM с капацитет 64 думи, дължина 8 бита, съдържаща 2 ROM. 
Тук старшият адресен бит А5 служи за управление на входовете Е. Ако искаме да създадем ROM памет с капацитет 64 думи и дължина 4 бита, съдържаща 1 ROM това става по следната схема:
Можем да получим стандартна 8 битова дума от ИС, избрана от старшите 5 адресни разряда, А0…А4, се пропуска през двувходов 4разреден мултиплексор(ИС 932?), които избира необходимите 4 бита под управлението на младшият адресен разред А5. ТЕМА 13. ПЛМ – трябват още схеми Основната структура на двуслойна програмируема логическа матрица се образува от матрица AND(MxK) и матрица OR(KxN). 
Самото програмиране на тези матрици се извършва чрез разрушаване на стопяемата връзка в диодни или транзисторни матрици, за което се използват специални програматори. В зависимост от възможностите за програмиране съществуват три основни класа ПЛМ - с възможност за програмиране на матрицата AND, с възможност за програмиране на матрицата OR или и на двете заедно. Използват се и програмируеми логически матрици с допълнителна логика на изводите и обратните връзки, както и с вградени тригери. В зависимост от конкретните изисквания на реализираната система логически уравнения се използват три основни структурни схеми, позволяващи да се съгласуват параметрите на ИС - програмируемата логическа матрица(М - брой на входовете, К-брой на минтермите, N - брой на изходите). В ПЛМ се използват комбинационни PAL матрици, а също така и матрици с вградени тригери и обратни връзки, на основата на които е възможна реализацията на преместващи регистри, броячи и други функционални възли за процесорни устройства. Като предимство от използването на PAL ИС може да се посочи лесно осъществимата автоматизация на логическото проектиране, при което програмирането на матрицата се задава чрез каноничен вид на логическите уравнения. Приложният софтуер за разработване и тестване на елементи на базата на PAL се нарича Abel. Това е програма, в която можем от дадена библиотека, да си избираме елемент (ПЛМ) и да симулираме негово действие, и дали изпълнява правилно логическите функции зададени му от нас. Т.е. проверяваме още на това ниво, дали правилно сме направили всички връзки в ПЛМ. Задават се тестови вектори, които представляват такава комбинация от логически сигнали при които е най-вероятно да се появи грешка в ЛФ, дефакто в елемента. Също така и въвеждаме матрица с правилните сигнали които трябва да се появят на изхода при нормално функционираща схема. Ако двата изходни сигнала не съвпадат то тогава има грешка в програмирането на ПЛМ, и трябва да се коригира за нормалната му работа. Ето защо CAD/CAM на базата PAL програма ABEL е много необходима за разработка на елементи процесорни устройства на базата на програмируеми матрици. Тема 14: Базови процесорни микроархитектури Процесорът е устройство за автоматично изпълняване на машинни инструкции. Обикновено централният процесор от фон-Нойманов тип съдържа аритметично-логическо устройство (АЛУ), управляващо устройство (УУ), общи и специални регистри и схеми със специално предназначение. Основните функции на процесора са: изпълнение на инструкциите в определена последователност, формира адресите за обръщане към основната памет и управлява четенето (записа) на информацията, обработва аритметично и логически данните, започва входно-изходните операции, изпълнява функциите по защита на паметта, приема и обработва прекъсванията, контролира появата на схемни грешки и започва тяхното обработване. В структурата на централния процесор информационните шини на АЛУ образуват затворен контур с регистровия блок. С информационните шини са свързани и шините на основната памет. Така информацията се подава от основната памет и регистрите към АЛУ. Резултатите от работата на АЛУ могат да се запишат в основната памет или в някои от регистрите. Системата от инструкции за процесора се определя при конструирането на процесора въз основа на множеството от алгоритми, за изпълняването на които е предназначена ЕИМ, и зависи от нейната организация. Обикновено тя е постоянна и специфична като всички програми се съставят изключително с инструкциите, включени в нея. Съществуват ЕИМ, в които системата от инструкции може да се променя или допълва. Инструкциите могат да се разделят според предназначението си на следните групи: Основни инструкции. Реализират се от процесора и обработват числови данни, логически стойности и редици от символи. Това са инструкциите за двоична аритметика, аритметика с фиксирана и плаваща запетая и инструкциите за логически операции над символни низове. Инструкции за обмен. Прехвърлят отделни думи между процесора и основната памет, като не променят съдържащата се в думите информация. Инструкции за преход. Управляват последователността за изпълняване на инструкциите в програмата. Инструкции за въвеждане и извеждане на информацията. Организират предаването на инструкциите в програмата. Системни инструкции. Организират работата на PC-то самостоятелно или в система с други PC-та. С тези инструкции се комутира работата на PC-то, превключват се средствата за защита на паметта, обменя се управляващата информация между отделните PC-та и т.н. Всяка инструкция може да се раздели на две части - операционна и адресна. В операционната част се задава операцията, която трябва да се изпълни. Адресната част определя адресите на клетките от основната памет, в които се съхраняват участващите в операцията данни. При някои инструкции адресната част може да липсва. Има инструкции а 1, 2, 3 и повече адресни полета, като с всяка инструкция може да се адресира едновременно посоченият брой различни клетки от основната памет. За разширяване на инструкциите се прилагат различни начини за адресиране: - Пряко адресиране. В адресното поле на инструкцията е посочен физическият адрес на клетката от основната памет. - Частично адресиране. Използват се скъсени адреси спрямо физическия адрес на всяка клетка, така едновременно се адресират няколко клетки от основната памет. - Адресиране с излишък. Използват се разширени адреси за физическия адрес на клетката с което могат да се адресират части от нея. - Косвено (индиректно) адресиране. Физическия адрес на клетка от основната памет с капацитет 2р се записва в допълнителен регистър с дължина р бита. - Присъединено адресиране. Физически адрес на клетка от основната памет с капацитет 2р се състои от 2 части - младша част от r се заема от адресното поле на инструкцията а останалите q=p-r бита (старшата част на физическия адрес) - от допълнителния регистър с подходяща дължина. - Относително адресиране. Адреса на клетка се получава като се сумират съдържанието на адресното поле в инструкцията със съдържанието на индексния регистър. Съществуват още автоинкрементно/автодекрементно адресиране - развитие на косвеното регистрово адресиране, стеково и съставно адресиране. CISC (Complex Instruction Set Computer) - тук процесорите са фирмуерно, инструкциите при CISK имат разнообразни формати и обширен списък значително повече от 100 инструкции, техниките за адресиране са в зависимост от процесора са от 12 до 24, регистрите са общи, и са от порядъка на 8 - 24, имат и общ кеш. Инструкционният цикъл е в рамките на 2-15 CPI. 
RISC(Reduced Instruction Set Computer) управлението е хардуерно организирано, формата на инструкциите е регистров, а списъка е съкратен < 100, техниките за адресиране са в рамките на 3-5, имат разделен КЕШ, а общите регистри са от 32-128 GPR. Инструкционният им цикъл е много малък, по-малък от 1.5 CPI. 
ТЕМА 15: Микроарх. на CPU с акумулатор Информацията във процесора с акумулатор се представя в 16 разредни машинни думи. Използването на клетката за запис на данни става като във нея е отделено едноразредно поле за знака, а останалите разреди на клетката са за числени стойности. Записа в същата машинна клетка на едноадресните инструкции на процесора, стават като първите 4 разреда от клетката, образуващи операционната част са разделени на две подполета в които се записват OLE то на инструкцията и модификатора , разграничаващ отделните варианти на инструкцията. Останалите 12 разреда образуващи адресното поле адресират операнди в основната памет. Дължината на адресното поле е свързана с капацитета на основната памет. Записа на кода на операцията и на адресната част е в осмична бройна система. Структурната схема на процесора е разделена на операционна и управляващи части. В операционната част се съдържа АЛУ с основен регистър, помощен регистър, управляващите сигнали и признаците, изработвани от него при получаване на особен резултат (флагов регистър). Също така се съдържа и регистър на инструкцията, брояч на инструкциите, предназначен за съхраняване на адреса на следващата инструкция. В управляващата част се съдържат дешифратора на кода на операцията DEC и блока за изработване на стробиращите сигнали, които при единичното си състояние разрешават информацията да се предава м/у отделните регистри и блокове на операционната част на процесора. Изпълнението на всяка микрооперация в процесора се управлява от съответният стробиращ сигнал. Изпълнението на инструкция в процесора се състои в изпълняване на специфичната и последователност от микрооперации. Изпълнението на инструкцията започва с прочитането и от основната памет по адрес съхраняван в РС. За тази цел регистъра RA получава съдържанието на РС и се изработва сигнал за стартиране на четенето от Основната Памет. След прочитане на инструкцията тя се прехвърля в RI и се формира адреса на следващата инструкция. Ако извлечената инструкция е от групата на основните по-нататък се прочита операнда от основната памет по адрес като за тази цел адреса се подава и се изработва сигнал за стартиране на четенето. След като бъде прочетен операнда се записва в помощният регистър и се изработва сигнал за начало на работата на АЛУ. Завършването на работата на АЛУ без да е получено препълване означава нормално завършване на основната инструкция, и следва преминаване към следващата инструкция. Ако при изпълнение на инструкциите е получено препълване изпълнението на програмата се прекратява. При четене на операнда от основната памет в адресният регистър се зарежда съдържанието на полето от регистъра и се изработва сигнал за стартиране на четенето от основната памет. При другата модификация на инструкцията, съдържанието на регистъра се подава към RD, и се изработва сигнал за стартиране на запис в основната памет. Ако се извлече инструкцията STOP процесорът преустановява работа. Времената за изпълнение на отделните инструкции са различни и се определят от алгоритмичната им сложност, сложността на обработваните операнди и бързодействието на основните възли на процесора. Основни инструкции на процесора са следните: Означенията в таблиците са :1- КОД на операцията ; 2. Модификатор ; 3 Изпълнение на инструкциите;
ТЕМА 16: Стеков процесор Характерно за процесора със стекова организация е липсата на достъпни на машинно ниво акумулатор, и регистри с общо предназначение. Машинните инструкции на подобен процесор се изпълняват с участието на стек, организиран обикновено в основната памет на ЕИМ. Стековите процесори имат сравнително малко разпространение(процесори за калкулатори). Процесора със стекова организация съдържа брояч на инструкциите РС, указател на стека SP индексен регистър Х и едноразреден флагов регистър Z. При организацията на адресното пространство на паметта с капацитет 64 кb на стековият процесор, стека е разположен в края на паметта по отношение на абсолютното адресиране. Индексният регистър Х се използва за адресиране в стека и съдържа т.нар. кадър на стека, спрямо който се извършват обръщенията към записите в стека. При зареждане на дума в стека чрез PUSH съдържанието на SP се намалява с 2, и думата се записва по абсолютен адрес от SP. При четене на дума от стека чрез POP след нейното зареждане в паметта стойността на SÐ се увеличава с 2. Изпълнението на всички инструкции с изключение на преходите BNE и JMP въздейства върху стойността на флага за нулев резултат Z в зависимост от това, дали прехвърляната стойност не е нулева. Основните предимства на процесора със стекова организация са скъсените инструкции в сравнение с дължината им в паметта и сравнително по-бързото им изпълнение, особено когато стекът е реализиран като самостоятелно буферно запомнящо устройство с повишено бързодействие спрямо това на основната памет. Ето и списъка от инструкции, използван от процесорите със стек: използвано в таблицата :1=Операнди; 2=Дължина на инструкцията; 3=Машинен код (шестнайсетичен)
ТЕМА 17: Управление на изпълнението на -инструкциите Устройство за управление (УУ) е предназначено да формира разпределена във времето последователност от управляващи сигнали под въздействието на които в устройствата се изпълняват микрооперации от алгоритъма за функциониране. Всяка операция може да се разложи на строга последователност от изпълними микрооперации. Тази последователност се нарича алгоритъм. Именно този алгоритъм е в основата за определяне на закона по които да действа УУ. УУ също така трябва да осигурява изпълнението на микрооперациите така че следващата да не започне изпълнение преди да е завършила предходната. По време на работа УУ трябва да реагира на външни сигнали(напр. прекъсвания) и да изработва специфична за дадената ситуация в устройството последователност от управляващи сигнали. Общата схема на УУ има следния вид: 
При изграждане на УУ се взимат най-често под предвид следните типове входни сигнали: код на операцията (КОП), сигнали за синхронизация, сигнали за стойности на логическите условия и сигнали за изпълнение на микрооперациите (само за асинхронни УУ). Също така съществено значение има фиксирането на управляващи сигнали {Ci} във времето. Въз основа на тези сигнали се различават две различни по организация на работа на УУ: синхронен и асинхронен. За синхронния принцип моментите на започване на следващите микрооперации се разполагат равномерно във времето и се определят от синхронизиращия импулс с еднакъв период на следване, равен на най-голямата микрооперация. При асинхронния принцип моментите за формиране на следващите УС се определят по сигнала за завършване на текущата микрооперация, подаван от операционната структура. За максимално бързодействие на ОС при изграждане на УУ можем да използваме и смесено описаните по-горе принципи. Например за изграждането на УУ можем да използваме следната схема: 
Тук управляващия автомат се състои от логическия преобразувател и памет, а формиращия блок буферира управляващите сигнали подавани към ОС. Този управляващ автомат по зададен алгоритъм за работа може да се изгради по някои от моделите за крайни автомати. Най-често за тази цел се използва автомата на Уилкс. По принцип е възможно да се съкрати броя на състоянията в графа за сметка на съществуващата паралелност при изпълнение на операторите. Получения по такъв начин граф се нарича съкратен модифициран граф на Уилкс. След което на основа на семантичен анализ на алгоритъма се съставят две матрици съвместимост на дадени двойки оператори. След математически сметки се достига до получаването на 4 сегмента. Според тези елементи и съкратения граф получаваме УУ. Тема 18: УУ с съхранима микропрогр. firmware За реализиране на УУ може да се използва микропрограма записана в някакво ЗУ. Времедиаграмата на управляващите сигнали подавани към операционна структура при изпълнение на определена последователност има следния вид: 
В случая се подават m управляващи двоични сигнала CI със съответното разпределение на нулевите и единичните стойности в w последователни такта. За да се получи еквивалентната времеимпулсна диаграма на сигналите, използва се ЗУ с w на брой m - разредни думи. По такъв начин показаната последователност от управляващи сигнали се формира чрез последователно четене от ЗУ на необходимите думи, т.нар. микроинструкции. В общия случай последователността при формирането на сигналите е нелинейна, т.е. зависи от различни признаци, изработвани в операционната структура при изпълняването на самата последователност. Затова в микроинструкцията се въвежда допълнителна информация, необходима за организиране на адресната система на микропрограмното УУ. Общата структура на микропрограмно УУ следната: 
То съдържа постоянно запомнящо устройство (ПЗУ) с капацитет w думи, n - разреден регистър на микроинструкцията (РМИ), блок за формиране на стробиращите сигнали CI към операционната структура (БФСС), блок за формиране на адреса на следващата микроинструкция (БФА) и дешифратор на адреса (DEC). Структурата и възможностите на микропрограмното УУ зависят от типа на микроинструкцията, от формата и начина за кодиране на полетата на микроинструкцията. В някои случаи при изграждане на микропрограмни управляващи устройства вместо постоянно ЗУ се включва оперативно ЗУ, осигуряващо лесна промяна на микропрограмите. За оперативно ЗУ може да се използва оперативната памет на ЕИМ, тогава микропрограмното УУ е с т.нар. обща памет. Всяка микроинструкция съдържа няколко типа данни, записани в съответните полета: поле на микрооперациите, в което са записани стойностите на управляващите сигнали Ci, изпращани към операционната структура; поле на следващия адрес, в което по някакъв начин е зададен адресът на следващата микроинструкция от микропрограмата; поле на специалните разреди, в което са посочени някакви стойности за контролиране на работата на микропрограмното УУ. Има два основни вида микропрограмиране - хоризонтално и вертикално. При хоризонталното микропрограмиране за формиране на m управляващи сигнала са необходими n1=m двоични разреда от формата на микроинструкцията, при което от възможните им 2m двоични набора се използват само m. Формирането на m управляващи сигнали при т.нар. вертикално микропрограмиране изисква n=|log2m| разреда от микроинструкцията - това е значително по-малко от m. По този начин кодираните управляващи сигнали Ci имат свойството на изходи на дешифратор, т.е. във всеки момент от време само един от сигналите може да има стойност 1. Микропрограмното управляващо устройство ИС 3001 формира последователността на прочитане на микроинструкциите от микропрограмната памет и представлява ГИС с 40 изводен корпус. Следващия адрес на микроинструкцията се формира в двумерно адресно поле, където всеки адрес се получава от пресичането на съответните адреси на реда и колоната. Възможни са най-много 25 реда и 24 колони, т.е. общо 512 адреса на микроинструкциите. Функциите за управление на адресирането се дефинират от 7 битовата шина, като по фронта на синхросигнала 9 битовия микропрограмен адрес се зарежда в регистъра на адреса на микроинструкцията в ИС 3001. От текущ адрес в определен стълб може да се направи безусловен преход към произволен следващ адрес в същата колона или ред. От всеки текущ адрес може да се премине към определен набор от следващи адреси, образуващи т.нар. множество на преходите. Каталог: files -> tu files tu files -> Увод в компютърната графика tu files -> Xii. Защита и безопасност на ос tu files -> Електрически апарати tu files -> Средства за описание на синтаксиса tu files -> Stratofortress tu files -> Начало Решаване на проблеми tu files -> Писане на скриптове за bash шел : версия 2 tu files -> 6Технологии на компютърната графика 1Модели на изображението tu files -> Body name библиотека global Matrix imports (достъп по име) … var m[N, N] := … end decl., proc … resource f final code imports node, Matrix end name var x: node node; if x … Matrix m[3,4] :=: … end Изтегляне 0.81 Mb. Сподели с приятели:
| |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
(активно ниско ниво) е означен входа за достъп, I0 (D,C,B,A) и I1 (D,C,B,A) са мултиплексор 4-разреден вх., а Z (D,C,B,A) -> 4-разряда на изхода на ИС.
и изходи за каскадно разширение 
и 
, като по отношение на входовете I и A функционирането е в инверсна логика. Използват се за формирането на двоични кодове, преобразуване на кодове, формиране на BCD кодове, в логически схеми за управление на прекъсвания и др.
