Конспект въпроси по дисциплината "Системи за проектиране в микроелектрониката"
Изтегляне 87.08 Kb.
|
| Конспект въпроси по дисциплината
“Системи за проектиране в микроелектрониката” I. CADENCE
CADENCE e автоматизирана система за top-down проектиране на интегрални схеми, т.е. от описание на най-високо ниво до генериране на топологията на интегралната схема, чрез използване на метрода за проектиране със стандартни клетки.
Използват се Semi-custom и Custom методи за проектиране на ИС.
CADENCE има собствена структура на организация и управление на базата данни. Всички данни в DFII са организирани в библиотеки. В библиотеките се съдържа цялата информация за: Слоеве (layers); Правила за съответния процес (норми на проектирането; норми за разположение и трасиране; правила при символично предсравяне); Клетки (Cells). Библиотеките могат да се разглеждат като аналог на директориите във файловите системи и да се използват, за да се групират свързани файлове с данни.
Symbol, schematic – използва се схемния редактор; Layout, compacted – за топологичен редактор; Abstract – за генериране топологията на ИС; Spice, spectre – за аналогова симулация; Verilog – за цифрова симулация; Extracted – за извличане на паразитни елементи от топология; Analog_extracted – за ресимулация след извличане на паразитните елементи, и др.
Аналогова симулация – SPICE, SPECTRE, SpectreS Цифрова симулация – VERILOG-XL Смесена симулация – spiceVerilog, spectreVerilog, spectreSVerilog При аналогова симулация, в зависимост от типа на симулатора, могат да се правят: преходен анализ, постояннотоков анализ, честотен анализ, Cornes, Monte Carlo, S-parameter и параметричен. За цифрова симулация е нужен файл с входни въздействия. Този файл се създава на езика Verilog. При смесена се включват и двата елемента – тип симулация и файл с входни въздействия.
При реалната схема, влияние върху симулацията оказват паразитните елементи, получени от топологичното проектиране. Като паразити се разглеждат устройствата, които съществуват в топологията само като страничен ефект при производството на интегралните схеми, което представлява поредица от маски. Пример: паразителн капацитет, образуван при пресичането на два метални слоя. При симулация на две схеми се стартира средата за аналогова симулация (Tools -> Analog Environment). Избира се командата Setup -> Environment и в полето Switch View List се използва extracted преди schematic. По този начин за ресимулация се използва extracted (с паразитни елементи) представянето на схемата. Двете симулации се различават една от друга и това може да се отчете с помощта на калкулатора.
За осъществяването на параметричен анализ трябва да се избере един параметър, който да променя стойността си в зададени граници. Пример може да бъде ширината на канала на pmos транзистор. От менюто Tools->Analog Environment се стартира прозореца на CADENCE за аналогови симулации. От меню Analysis се задава постояннотоков анализ. След това от менюто Variables -> Cellview, Tools -> Parametric Analysis се задават параметрите на анализа, обхвата на изменение на зададения параметър и през колко стъпки ще се изменя. След това се стартира анализа и резултатите се извеждат от Results -> Direct plot -> dc.
Антена ефект Active to Active spacing Well to well spacing Minimum channel length of the transistor Minimum metal width Metal to metal spacing Poly density Metal fill density
Грешката антена е свързана с проблем в гейта на транзистора. Тя се свързва с натрупване на заряд. Преодолява се като се смени поредността на проводимите слоеве (ако гейта се закачи към най-високия метален слой). Добавете проходен отвор близо до гейта, за да го закачите към най-високия метален слой.
Изменението на стойностите при параметричен анализ може да бъде линейно, логаритмично (точки на декада, общ брой точки). Интервалът може да се зададе като се въведе начална и крайна стойност или централна стойност и изменението от тази точка.
Corners анализът изследва граничните стойности на зададените параметри.
Технологичният файл е документ, който дефинира използваните технологични слоеве, задно с техните цветове и начин на визуализация. Цялата информация, което дефинира технологичние процес се съдържа в него, който от своя страна е част от цяла технологична библиотека.
Въз основа на създадената топология се извлича реалната електрическа еквивалентна схема чрез добавяне на паразитните елементи. Извършва се отново схемотехническа или логическа симулация за определяне критичния път за предаване на сигналите, оценка на времената за закъснение и общото функциониране на схемата. Не може да се направи ресимулация преди да е извършено сравнение между електрическата схема и топология, тъй като няма да бъдат отчетени паразитните елементи, т.е няма да може да се види никаква разлика между двете схемни представяния. Няма да могат да се отчетат закъсненията и стръмността на фронтове.
За цифрова симулация се използва файл с входни въздействия, който е написан в съответствие с изискванията на езика Verilog.
Йерархията е въведена, за да се избегне повтарящо се описание на голям брой елементи от едно и също ниво на абстракция. Необходимо е да се запази една и съща йерархична структура за различните нива на абстракция. За това служи редактора.
Създаването на топологията на дадена клетка може да стане ръчно или автоматично. При ръчното създаване на топология, всеки детайл от всеки слой на топологията се изчертава ръчно. Този метод се използва при чертаене на резистори и кондензатори. Автоматичното генериране на топология става когато най-ниското ниво от йерархията на даден блок от електрическата схема съдържа само транзистори. В този случай се използва модула CADENCE Layout Synthesis. Третият начин е топологията да се въвежда от файл, който е генериран от друго място. Форматите, които се поддържат са: Stream, Applicon, CIF, CALMP, DEF и LEF.
DRC – проверка на правилата за проектиране. След като се направят всички връзки, топологията трябва да се провери за това дали са изпълнени всички изисквания при проектирането (Design Rule Check). LVS – сравнение на физическата реализация с изходната схема. Прави сравнение на две представяния на клетка и показва разликите между тях. Най-често се прави сравнение между схемното представяне (schematic) и топологичното с паразитни капацитети (extracted). Модулът генерира нетлист за всялп от представянията на схемата и ги сравнява.
Разполагане на ядрото – този етап започва с разполагане на т.н cap cells. Етапът започва с попълване на празното място в ядрото с т.н. feedthru клетки.
Извличането на паразитните елементи става от топологията на схемата (представяне layout). При екстракция се използва процесът на разпознаване на паразитните елементи, при което се създава символ на всеки от тях.
Пиновете, които има в представянето тип schematic могат да бъдат: входни, изходни, входно-изодни
Abstract клетките са за генериране на топологията на интегрална схема.
LVS или Layout Versus Schematic прави сравнение на две представяния на клетка и показва разликите между тях. Най-често се прави сравнение между топологичното представяне с извлечени схемни и паразитни елементи (extracted) и схемното представяне (schematic), от което е генерирана топологията.
Клетката е най-общото име за проект. В дадена библиотека се съдържат различен брой отделни проекти (клетки). Всеки проект може да се представи по различен начин – като схема, символ, топология. Представянето schematics се създава от съответната клетка и се използва схемния редактор.
DRC или Design Rule Check се използва за проверка на дадена схема в CADENCE. DRC се извиква от прозореца на Layout XL Verify -> DRC. Информацията от него се съдържа в системния *.log файл.
SpectreVerilog е симулатор от смесен тип (аналогов и цифров). При него е характерно, че се подготвя аналогов анализ – постояннотоков, параметричен, честотен и тн, но и се създава файл с входни въздействия, съобразен с изискаванията на езика Verilog.
Design kit е набор от програмни продукти (инструменти), които се използват за проектиране на интегрални схеми
Основната разлика е, че CADENCE използва top-down подхода за проектиране, докато SYNOPSYS използва и bottom-up. CADENCE има инструменти за симулиране и синтез на аналогови, цифрови и смесени ИС, докато SYNOPSYS само за цифрови.
При top-down се започва от високо ниво, като се разглеждат основните характеристики и функции на системата. След това тази система се разделя на под системи, които да изпълняват отделните функции. При bottom-up се изграждат под-блоковете, като те се обединяват докато се получи цялостната система.
Virtuoso XL е топологичен редактор на CADENCE.
Virtuoso XL e топологичен редактор, а Verilog XL е симулатор на цифрови схеми.
Калкулатора е помощно средство, което служи за изчисление на параметри на схемата. Пример: проводимостта gm; транзитна честота ft като се представи с израз като функция от дрейновия ток Id; визуализация на качествения фактор на бобина (отново чрез въвеждане на израз).
За смесена аналого-цифрова симулация се използва SpectreVerilog. Представянето на клетката трябва да бъде ..
Analog_extracted се използва за ресимулация след извличане на паразитни елементи
II. SYNOPSYS
VHDL описанието е технологично зависимо. То зависи от използвания хардуер като той бива описан в технологичен файл.
Първичните блокове във VHDL са интерфейсното и архитектурното тяло. Интерфейсът съдържа списъл на портовете, като на всеки порт се задават име, посока и тип на данните. Пример:
ENTITY entity_name IS [PORT(port list)] END entity_name; Архитектурното тяло се изисква за всеки интерфейс във VHDL дизайна. То описва взаимовръзката между портовете и интерфейса. ARCHITECTURE body_name OF entity_name IS --declarative statements BEGIN --statements to describe function or architecture END body_name;
В/И портове се описват в блок интерфейси. Когато един интерфейс е описан без портове, то той представлява затворена система, която няма връзка с външния свят.
Към един интерфейс (entity) могат да се дефинират много архитектури. Каталог: Home -> Rado Rado -> Задача №6 „ Евристични методи II изработил: проверил: Наталия Ивайлова Метровска ас. Станчева група: 40 Rado -> Въпрос 11. Вторични химични източници на електрична енергия- акумулатори. Видове. Процеси при зареждане и работа Rado -> Въпрос 1 логически елементи Rado -> Напишете ел. Структура на като използвате правилото на Клечковски Rado -> Търси се нов външен вид или допълнителна функция,или друга реализация на някои от функциите на то „Климатик” Изтегляне 87.08 Kb. Сподели с приятели:
|