Курсов проект по Цифрова схемотехника



Дата22.01.2019
Размер1.52 Mb.
Курсов проект

по

Цифрова схемотехника

Изработил: Мирослав Райков Кираджийски

Факултет: ФЕТТ

Група: 46

  1. Задание:

Да се проектира изваждащ брояч със състояния 420 – 260.

  1. Блокова схема:

Проектира се изваждащ брояч (420 – 260). Числата от 420 до 260 представени в двоичен код са 9-разрядни => ще са необходими 9 тригера реализирани в няколко ИС, съставящи основния блок. Т. като след преброяване до 260 брояча трябва да зареди със стойност 420, ще свържем изходите на ИС към логически блок (инвертори, AND и NAND гейтове), който ще играе ролята на детектор на състояние , като неговия изход ще бъде свързан към входа на ИС. Тактовите импулси ще се подават от тактов генератор (CLOCK).

  1. Принципна схема:

    1. Синтез на принципната схема

А. Броящ блок - Тригери - това са основните запомнящи клетки в схемите на броячи. Те имат две устойчиви състояния и могат да останат в тях неопределено дълго време като преминаването между двете състояния става чрез скок.

Необходими са ни 9 тригера за реализацията на брояча. Избираме 3 ИС съставени от по 4 тригера: 74LS191, която представлява синхронен реверсивен програмируем брояч на 16, който се характеризира с:



  • Тригерите на брояча се превключват от положителния фронт на тактовите импулси постъпващи в CLK.

  • Разрешаващ вход за броенето (count enable). Броячът функционира при =0. Смяната на нивото на сигнала трябва да става само при CLK=0

  • A-D входове за програмиране на начално състояние на брояча. Програмирането е независимо от състоянието на входа CLK, т.е броячът има асинхронно зареждане.

  • - разрешение за зареждане на брояча

  • Броячът работи в режим на събиране при U/D=0 и в режим на изваждане при U/D=1

  • - сигнал за пренос; при последователно свързване на броячите изходът се свързва с входа за разрешаване на следващия брояч.

  • Времезакъснение – 20ns

  • Типична консумирана мощност – 100mW

  • Максимална честота на тактовия генератор – 25MHz

  • MAX/MIN изход за пренос; =1 при достигане на максимално/минимално състояние на брояча в зависимост от посоката на броене.

Корпус и логическа диаграма на ИС 74LS191:

  • 15, 1, 10, 9 – входове за зареждане на тригерите

  • 3, 2, 6, 7 – изходи на тригерите

  • 8, 16 – маса (8) и захранване (16)

  • 11 – вход за разрешение за зареждане

  • 4 – вход за разрешение за броене

  • 5 – вход за определяне на режима на броене

  • 14 – вход за тактовите импулси

  • 13, 12 – изходи за пренос

Свързваме CLK входовете на 3те ИС към тактов генератор (CLOCK), за да получим синхронно броене. Т. като по задание броячът трябва да е изваждащ => входовете D/U на 3те ИС свързваме към Vcc ( логическа „1”). Разрешаващия вход за броене на първата ИС (тази, която ще представя 4-те най-младши разряда на брояча) свързваме към маса (логическа „0”), за да му бъде постоянно разрешено броенето. Разрешаващите входове за броене на следващите ИС свързваме последователно към изхода за пренос на предходната им ИС, като така ще подаваме разрешение за броене с продължителност достатъчна за пропускането на 1 тактов импулс само когато предходния брояч е достигнал минималната си стойност и е подал сигнал за пренос. По този начин синтезираме 12 разряден брояч. На входовете за програмиране на 3-те ИС задаваме логически „0” и „1” съответващи на двоичното записване в 12-разрядна решетка на началното състояние на брояча:



420(10)=

0

0

0

1

1

0

1

0

0

1

0

0

(2)




D,(IC3)

C,(IC3)

B,(IC3)

A,(IC3)

D,(IC2)

C,(IC2)

B,(IC2)

A,(IC2)

D,(IC1)

C,(IC1)

B,(IC1)

A,(IC1)




Препоръчителни работни х-ки на ИС 74LS191:

Времезакъснения на ИС 74LS191:

Където:


- fmax- максимална честота на такт овия генератор

- - времезакъснение при преминаване от ниско във високо

- -времезакъснение при преминаване от високо в ниско ниво

Б. Логически блок

Ще бъде изграден от инвертори и AND и NAND логически елементи, които ще бъдат вързани към изходите на брояча, за да получим еднозначен сигнал на изхода на последния логически елемент, който сигнал (логическа „0”) ще подадем на разрешаващия вход на 3-те ИС за зареждане на тригерите.

Т. като ИС, които сме избрали, са с асинхронно зареждане и програмирането е независимо от състоянието на входа CLK, то ако логическият блок бъде синтезиран, така че да следи за състояние 260, то при достигане на това състояние на изхода на логическия блок ще бъде генерирана логическа „0”, която ще бъде предадена на входовете за зареждане на ИС от брояча и веднага ще бъде заредено началното състояние на брояча. Т.е. състояние 260 ще се задържи само за времето, за което информацията ще бъде проверена от логическия блок, което е недостатъчно малко и след това ще бъде презаредено с началното състояние 420. Поради тази причина ще синтезираме логическия блок, така че да следи за едно състояние СЛЕД 260, т.е. 259 (т. като броячът е изваждащ). Така при достигане на състояние 260, то ще се задържи за времето, за което са се задържали всички останали състояния, след което при достигане на 259, то броячът веднага ще бъде зареден с 420 и броенето ще започне от начало.

Двоичното представяне в 12-разрядна решетка на числото 259(10) е 000100000011(2).



420(10)=

0

0

0

1

1

0

1

0

0

1

0

0

(2)

259(10)=

0

0

0

1

0

0

0

0

0

0

1

1

(2)

Забелязваме, че 4-те най-старши разряда на крайното състояние на брояча съвпадат с 4-те най-старши разряда на началното състояние на брояча (представени в 12-разрядна решетка), т.е. те няма да имат нужда от проверка от логическия блок, т. като в интервала 420-259, представен в двоичен код, тези 4 разряда няма да променят стойностите си. Като избегнем проверката на тези 4 разряда ще спестим логически елементи, съответно ще спестим и от крайната цена на брояча.

За останалите 8 разряда на крайното състояние на брояча виждаме, че 6 от тях са логически „0” и 2 от тях – логически „1”.

Нека приведем всичките 8 изхода, които логическият блок ще проверява, към едно и също логическо ниво (логическа „1”). За тази цел ще са ни нужни 6 инвертора.

След като проверяваните изходи вече са приведени към логическа „1”, трябва да ги обединим към 1 еднозначен изход чрез AND и NAND логически елементи. Нека за тази цел ползваме 2 AND елемента с по 4 входа, към които ще бъдат вързани 8-те проверявани изхода, и 1 NAND елемент с 2 входа, към които ще бъдат вързани 2-та изхода на AND елементите. Крайният елемент избираме да е NAND, защото неговият инвертиран изход ще бъде свързан към инвертираните входове за зареждане на 3-те ИС на брояча.



  • Избор на инвертори

От направения по-горе анализ, заключихме, че ще са ни необходими 6 инвертора, които ще вземем реализирани в една ИС – 74AS04.

Логическа диаграма и кoрпус с изводите на ИС 74AS04:

1, 3, 5, 9, 11, 13 – Входове на инверторите

2, 4, 6, 8 ,10, 12 – Изходи на инверторите

14, 7 – Захранване (14) и маса (7)



Таблица на истинност на ИС 74AS04:



Препоръчителни работни х-ки на ИС 74AS04:



Времезакъснения на ИС 74AS04:

От направения по-горе анализ, заключихме, че ще са ни необходими 2 AND логически елемента с по 4 входа всеки, които ще вземем реализирани в една ИС – 74AS21.

Логическа диаграма и кoрпус с изводите на ИС 74AS21:

1, 2, 4, 5, 9, 10, 12, 13 – Входове на AND логическите елементи

6, 8 – Изходи на AND логическите елементи

7, 14 – Маса (7) и захранване (14)

3, 11 – нефункционални (несвързани) изводи

Таблица на истинност на ИС 74AS21:



Времезакъснения на ИС 74AS21:



Препоръчителни работни х-ки на ИС 74AS21:



  • Избор на NAND логически елементи

От направения по-горе анализ, заключихме, че ще ни е необходим 1 NAND логически елемент с 2 входа, който ще ползваме от ИС – 74F00, която съдържа 4 еднакви NAND логически елемента.

Логическа диаграма и кoрпус с изводите на ИС 74F00:

1, 2, 4, 5, 9, 10, 12, 13 – Входове на NAND логическите елементи

3, 6, 8, 11 – Изходи на NAND логическите елементи

7, 14 – Маса (7) и захранване (14)



Препоръчителни работни х-ки на ИС 74F00:



Времезакъснения на ИС 74F00:





Таблица за функционална класификация

No.

ИС

Функ. класификация

Функция

Обозначение

Забележка

1.

ИС1 (U1),

ИС2 (U2),

ИС3 (U3)


Counters / Броячи

Synchronous up/down counter

Синхронен реверсивен брояч



SN74LS191

-

2.

ИС4 (U4)

Positive-AND gates and invertors

Hex inverter / схема с 6 инвертора

SN74AS04

-

3.

ИС5 (U5)

Positive-AND gates and invertors

Dual 4-input positive-AND gates / Два 4-входови AND лог. елемента

SN74AS21

-

4.

ИС6 (U6)

Positive-NAND gates and invertors

Quadruple 2-Input positive-NAND gates / Четири 2-входови NAND лог. елемента

SN74F00

-

Избор на технологията на производство

По задание няма изисквания към вида на технологията на производство на ИС. Избрали сме TTL, която се характеризира със следните предимства и недостатъци:



Недостатъци

Предимства

  • Консумират повече мощност от CMOS

  • По-бавна от ECL

  • Консумацията на мощност не расте пропорционално с честотата

  • Сравнена с ECL, TTL използва по-малко мощност

  • По-лесна за изпълнение от ECL

  • По-малка чувствителност към електростатични смущение (discharge).

Обяснение действието на схемата:

CLK входовете на 3те ИС са свързани към тактов генератор (CLOCK), за да получим синхронно броене. D/U входовете на 3те ИС са свързани към захранване Vcc ( логическа „1”), за да се осигури броене в режим на изваждане. Разрешаващия вход за броене на първия брояч (този, който ще представя 4-те най-младши разряда на брояча) е свързан към маса (логическа „0”), за да му бъде постоянно разрешено броенето. Следващите 2 брояча получават разрешение от изхода за пренос на предходния им брояч, като така се подава разрешение за броене с продължителност достатъчна за пропускането на 1 тактов импулс само когато предходния брояч е достигнал минималната си стойност и е подал сигнал за пренос. По този начин е синтезиран 12-разряден брояч. На входовете за програмиране на тригерите на 3-те ИС са зададени логически „0” и „1” съответстващи на двоичното записване в 12-разрядна решетка на числото, определящо началното състояние на брояча. Това число е 420. Неговото записване в двоичен код в 12-разрядна решетка е: 000110100100. Входовете за разрешение на зареждането на трите ИС са свързани към изхода на логическия блок.

Изходите на броячите са свързани към логическия блок, който следи за достигане на състояние 259, което в двоичен код е записано по следния начин: 000100000011. По задание имаме 260 за крайно състояние на брояча, но т. като сме избрали ИС с асинхронно зареждане, то при достигане на състояние 260, логическият блок ще подаде сигнал за зареждане на броячите веднага, което ще доведе до недостатъчно дълго задържане на това състояние. Поради тази причина логическият блок е синтезиран така, че да следи за едно състояние СЛЕД 260, а именно 259, като по този начин се осигурява еднаква продължителност на всяко едно от състоянията на брояча в границите 420-260.

Т. като 4-те най-старши разряда на крайното състояние на брояча съвпадат с 4-те най-старши разряда на началното му състояние (представени в 12-разрядна решетка), то на тези 4-ри извода не се прави проверка от логическия блок, защото в интервала 420-259, представен в двоичен код, те не променят логическото си ниво.

Логическият блок е съставен от 3 вида ИС: инвертори, AND и NAND логически елементи.

Инверторите служат за осигуряване на еднакво логическо ниво на всички от 8-те останали извода за проверка. Те са свързани към изходите, които имат ниско логическо ниво, за да бъдат инвертирани към високо.

Следващата част от логическия блок са 2 AND логически елемента с по 4 входа, към чиито входове са свързани вече приведените към едно и също (високо) ниво 8 изхода на брояча. При достигане на този частен случай на входовете на всички AND елементи ще има логически „1”, което ще доведе до логически „1” и на изходите на 2та AND елемента.

Тези 2 изхода са свързани към двата входа на един NAND логически елемент, който ще има състояние логическа „0” на изхода си (който се явява и изход на целия логически блок) при 2 логически „1” на 2-та си входа. Т. като изходът на логическия блок е свързан към входовете за разрешаване на зареждане на трите ИС в блока за броене, то тази логическа „0” ще задейства зареждането на началното състояние 420 на брояча и целият процес ще започне от начало.



  1. Изисквания към захранващия модул и изчислителна записка за консумираната мощност.

Консумирана мощност:

Изчисляваме консумираната мощност за всяка интегрална схема за най-лошия случай:

Icc=Iccmax

(1)

За SN74LS191:

(U1, U2, U3)



Vcc=5V±5%

Iccmax=35mA



P(1)=Iccmax*Vcc=165mW+5%

(2)

За SN74AS04:

(U4)


Vcc=5V±5%

Iccmax=26,3mA



P(2)=Iccmax*Vcc=131,5mW+5%

(3)

За SN74AS21:

(U5)


Vcc=5V±5%

Iccmax=12mA



P(3)=Iccmax*Vcc=60mW+5%

(4)

За SN74F00:

(U6)


Vcc=5V±5%

Iccmax=10,2mA



P(4)=Iccmax*Vcc=51mW+5%

Общата консумирана мощност:

P=3*P(1)+P(2)+P(3)+P(4)=3*165+131,5+60+51=737,5mW+5%=774,375mW



Изисквания за стабилно напрежение на 5V±5% толеранс и минимална мощност на захранващия модул 774,375mW.
Каталог: files -> files
files -> Р е п у б л и к а б ъ л г а р и я
files -> Дебелината на армираната изравнителна циментова замазка /позиция 3/ е 4 см
files -> „Европейско законодателство и практики в помощ на добри управленски решения, която се състоя на 24 септември 2009 г в София
files -> В сила oт 16. 03. 2011 Разяснение на нап здравни Вноски при Неплатен Отпуск ззо
files -> В сила oт 23. 05. 2008 Указание нои прилагане на ксо и нпос ксо
files -> 1. По пътя към паметник „1300 години България
files -> Георги Димитров – Kreston BulMar
files -> В сила oт 13. 05. 2005 Писмо мтсп обезщетение Неизползван Отпуск кт


Поделитесь с Вашими друзьями:


База данных защищена авторским правом ©obuch.info 2019
отнасят до администрацията

    Начална страница