Лекция №5 от описание на хардуера на структурно ниво. Свързване на



Pdf просмотр
страница1/4
Дата09.11.2022
Размер153.85 Kb.
#115520
ТипЛекция
  1   2   3   4
Liektsiia 5 - tiekst


Лекция №5
1 от 4
ОПИСАНИЕ НА ХАРДУЕРА НА СТРУКТУРНО НИВО. СВЪРЗВАНЕ НА
КОМПОНЕНТИ И БЛОКОВЕ В ЙЕРАРХИЧЕН СТРУКТУРЕН МОДЕЛ

Структурното VHDL описание на една цифрово устройство описва от какви компоненти се състои то и как тези компоненти са свързани помежду си. Структурните единици (елементи) на VHDL описанието се наричат компоненти.
Опростено синтаксисът на едно структурно описание изглежда по следния начин:
architecture
име на архитектурата of име на устройството is
декларации на компонентите

декларации на вътрешните сигнали
begin
включване1 на компонент 1

включване2 на компонент 1

-------------------------------------

включване1 на компонент 2

включване2 на компонент 2

включване3на компонент 2
---------------------------------------
включване1 на компонент 3
-------------------------------------

end име на архитектурата;

Включването на един компонент в архитектурата означава на практика, че той ще съществува след проектирането в структурата на реализираното върху програмируемия чип устройство. Както се вижда от синтаксиса, един компонент може да бъде включван повече от един път в една архитектура (а оттам и в структурата на устройството).

1. Базови оператори за структурно описание
Този тип описание се базира на два оператора: оператор за деклариране на компонент и оператор за включване на компонент в схемата. По своята същност структурното VHDL описание дава възможност за обединяване на отделните съставни модули в един проект, позволявайки дефинирането на йерархична структура.
Следния пример представлява структурен VHDL модел на двубитов брояч на
Джонсън. Схемата е съставена от два D-тригера - U1 и U2. Модела на тригера (DFF) е описан в друг файл и трябва да се компилира преди модела на брояча.
------------------------------------------------------------------------------------------------------- library IEEE; use IEEE.std_logic_1164.all;
--
Интерфейсна част на проектната единица JOHNSON
entity JOHNSON is port (CLOCK, RESET: in std_logic;
Q0, Q1 : inout std_logic); end JOHNSON;
--
Архитектурна част на проектната единица

JOHNSON
architecture STRUCTURAL of JOHNSON is component DFF ---
Декларация на компонента DFF- mpurep port (D, CLK, RSTN : in std_logic; Q, QN : out std_logic); end component; signal FB : std_logic;


Лекция №5
2 от 4 begin
--
Включване на два компонента DFF с имена

U1 и U2
U1: DFF port map (FB, CLOCK, RESET, Q0, open);
U2: DFF port map (Q0, CLOCK, RESET, Q1, FB); end STRUCTURAL;
-------------------------------------------------------------------------------------------------------


Сподели с приятели:
  1   2   3   4




©obuch.info 2024
отнасят до администрацията

    Начална страница