Програма по дисциплината: "проектиране на схеми с програмируема логика" включена в учебния план на специалността: " Компютърни системи и технологии"



Дата14.02.2017
Размер58.19 Kb.
#14942
ТипПрограма
МИНИСТЕРСТВО НА ОБРАЗОВАНИЕТО И НАУКАТА

ТЕХНИЧЕСКИ УНИВЕРСИТЕТ - ГАБРОВО

ФАКУЛТЕТ “ EЛЕКТРОТЕХНИКА И ЕЛЕКТРОНИКА”

-------------------------------------------------------------------------------------
Утвърдил:
Декан:………………………….

/ доц.д-р инж. Д. Петров /



УЧЕБНА ПРОГРАМА

по дисциплината: “ПРОЕКТИРАНЕ НА СХЕМИ С



ПРОГРАМИРУЕМА ЛОГИКА”

включена в учебния план на специалността:

Компютърни системи и технологии”

Образователно-квалификационна степен: МАГИСТЪР

Професионална квалификация: МАГИСТЪР - КОМПЮТЪРЕН ИНЖЕНЕР

Професионално направление: “Комуникационна и компютърна техника”

Катедра : “КОМПЮТЪРНИ СИСТЕМИ И ТЕХНОЛОГИИ”

Габрово,

2003 год.
ИЗВАДКИ ОТ УЧЕБНИЯ ПЛАН





Вид на занятието

Семестър

Хорариум



Лекции

I (I)

30 (15)



Семинарни упражнения

-

-



Лабораторни упражнения

I (I)

30 (15)



Курсов проект

-

-

5.

Изпит

ТО






АНОТАЦИЯ

Курсът по “Проектиране на схеми с програмируема логика” има за цел да запознае студентите с програмируемата логика, с принципите и методите за автоматизирано проектиране на схеми с програмируема логика, както и с развойните среди и средства за това проектиране.

Разглеждат се програмируемите логически матрици и техните архитектури (PLD,PAL, SPLD, CPLD, FPGA), както и езици за хардуерно описание като HDL, ABEL и VHDL.

В практически аспект се разглеждат примери за автоматизирано проектиране на цифрови и логически схеми, на специализирани памети и други основни компоненти на компютърните системи.



Входни връзки: Анализ и синтез на логически схеми, Цифрова схемотехника, Микропроцесорна техника, Организация на компютъра, Автоматизация на инженерния труд, Компютърни архитектури, Операционни системи и Компютърни мрежи.

Изходни връзки: Проектиране на компютърни системи, Дипломното проектиране


СЪДЪРЖАНИЕ НА УЧЕБНАТА ПРОГРАМА


А. ЛЕКЦИИ

Модул I : Въведение в програмируемата логика.

(Хорариум - 16 (8) часа; Лекции – 10(5)часа, Лаб.Упражнения- 6(3) часа, упр.1.11.3)

  1. Поява и развитие на програмируемата логика. Типове програмируема логика.

Характерни особености на всеки тип. 2 часа

  1. Технология на програмируемите ключове. 2 часа

  2. Архитектури на CPLD схемите на фирмите Xilinx, Altera, Atmel, AMD и други. 2 часа

  3. Архитектури на FPGA схемите. 2 часа

  4. Езици за спецификация VHDL, Verilog, ABEL. Среди за проектиране. 2 часа


Модул II : Проектиране на цифрови и логически схеми.

(Хорариум 24(10) часа; Лекции - 10(5) часа, Лаб.упражнения-14(6) часа, упр.2.12.4).

  1. Технология за проектиране с програмируема логика. Етапи на проектиране.

Нива на абстракция. 2 часа


  1. Структурно описание. Построяване на структурни модели. 2 часа

  2. Поведенческо описание. Построяване на поведенчески модели. 2 часа

  3. Проектиране на комбинционни схеми. 2 часа

  4. Проектиране на последователностни схеми. 2 часа


Модул III : Проектиране на компоненти на компютърните системи.

(Хорариум 20(9) часа; Лекции- 10(5) часа, Лаб. Упражнения-10(4) часа, упр.3.13.3)

1. Програмируеми устройства: видове, проектиране, програмиране. 2 часа


2. Масково програмируеми устройства. Базови матрични кристали. Основни структури. 2 часа


3. Стандартни клетки. Макроклетки. Универсални и специализирани интегрални схеми. 2 часа

4. Проектиране на универсалнии интегрални схеми. 2 часа

5. Проектиране на специализирани интегрални схеми. 2 часа

Б. СЕМИНАРНИ УПРАЖНЕНИЯ - не са предвидени в учебния план.

В. ЛАБОРАТОРНИ УПРАЖНЕНИЯ

1.1. Сипоставка на различни архитектури на програмируемите схеми 2 часа

1.2. Запознаване с развойните системи за проектиране. 2 часа

1.3. Разглеждане на примерен дизаин на схема и устройство. 2 часа

2.1.Синтез на структурни поведенчески модели. 2 часа

2.2.Проектиране и симулиране на комбинационни схеми от VHDL описание. 4 часа

2.3. Проектиране и симулиране на последователностни схеми от VHDL описание. 4 часа

2.4.Проектиране и симулиране на схема върху CPLD от VHDL описание. 4 часа

3.1.Проектиране и симулиране на устройство върху FPGA от структурна схема. 4 часа

3.2. Проектиране и симулиране на устройство върху FPGA от VHDL описание. 2 часа

3.3. Проектиране на системна памет. 4 часа



Г. КУРСОВ ПРОЕКТ- не e предвиден в учебния план.

Д. ИЗПИТ

1.Текущ контрол

Текущите оценки през семестъра са свързани с лабораторните упражнения и самостоятелната работа на студентите.

Лабораторните упражнения са групирани в цикли. Всяко лабораторно занятие завършва с изготвяне на протокол. При завършване на даден цикъл се провежда защита на протоколите и се формира оценка на знанията и уменията по съответния материал.

Самостоятелната работа може да бъде индивидуална или групова. Тя позволява на студентите да разработват теми или да решават задачи в областта на проектирането на схеми с програмируема логика, както и на компоненти на компютърните системи. Може да е свързан с всяка от темите на лекциите или да обхваща няколко. Част от темите са свързани с изграждане на VHDL модели на различни нива на описание и тяхната симулация.

Самостоятелната работа на студентите се оценява по шестобалната система.

Резултатите от текущия контрол се използват при формиране на оценката от изпита.



2.Семестриален изпит

Семестриалният изпит е писмен. По време на изпита студентите попълват тест и решават задачи. Тестът включва въпроси от материалите разглеждани на лекции и практически занятия. Той изисква познаване на верен отговор, отговор или допълване на отговора. За всеки верен отговор се дават точки. Регламентиран е броя точки за всяка оценка по шестобалната система.

Задачите се оценяват също по точки с предварително уточнен регламент.

Окончателната оценка се формира на база оценките от теста, задачите и текущия контрол.

Предвижда се беседване със студента при окончателно оформяне на оценката.



ЛИТЕРАТУРА


  1. Гиздарски Е. Проектиране с програмируема логика., 1998.

  2. Амстронг Д., Моделирование цифровых систем на языке VHDL, Мир, 1992.

  3. Ватанабе П., Проектирование СБИС, Мир, 1988.

  4. Матоока и др., Компютеры на СБИС. 1 и 2 том, Мир, Москва, 1988.

  5. Киносита К. и др., Логическое проектирование СБИС, Мир, Москва, 1988.

  6. Armstrong J., Structured Logic Design with VHDL, 1993.

  7. Lipsett R., VHDL:Hardware Description and Design, 1993.

СЪСТАВИЛИ:

/гл.ас. д-р инж. В. Кукенска/
/ст.ас. инж. И. Симеонов/

Учебната програма е обсъдена и приета на Катедрен съвет на катедра “Компютърни системи и технологии” с протокол № 3 от 27.10. 2003 г.


Р-Л КАТЕДРА:

/доц. д-р инж. Л. Цеков/



Учебната програма е приета на Факултетен съвет на факултет “Електротехника и електроника” с протокол №.......от ......................2003…. г.
ЗАМ. ДЕКАН:

/доц. д-р инж. П. Жечев/
Каталог: docs -> Magister -> Sem%20I
docs -> Рискови фактори на тютюнопушенето
Sem%20I -> Програма По дисциплината Клетъчни комуникации
Sem%20I -> Програма по дисциплината : "специализирани компютърни архитектури" включена в учебния план на специалността: " Компютърни системи и технологии"
Sem%20I -> Програма по дисциплината: "мултимедийни системи" включена в учебния план на специалността "компютърни системи и технологии "
Sem%20I -> Програма по дисциплината : "управление на качеството" включена в учебния план на специалността: " Компютърни системи и технологии"
Sem%20I -> Програма по дисциплината : програмиране в интернет среда включена в учебния план на специалността: " Компютърни системи и технологии"
Sem%20I -> Програма по дисциплината : "компютърно базирани системи за сигурност (кбсс)" включена в учебния план на специалността


Сподели с приятели:




©obuch.info 2024
отнасят до администрацията

    Начална страница