Лекция №5 от описание на хардуера на структурно ниво. Свързване на
Изтегляне 153.85 Kb. Pdf просмотр
|
| 1.2. Регулярни структури Често цифровите схеми съдържат повтарящи се еднотипни компоненти. За да може да се състави по-компактно VHDL описание, се използват управляващи конструкции за многократно и условно включване на компоненти в архитектурата. За съкратено описание на component NAND2 port (A,B: in bit); end component; Лекция №5 3 от 4 такива регулярни структури се използва оператора generate. Този оператор осигурява механизъм за създаване на повтарящи се или условни части в описанието на дизайна. Синтаксиса на оператора е следния: етикет: схема_на_генериране generate оператори_за_включване_на_компоненти end generate етикет; Схемата-на-генериране може да бъде два типа: for-схема или if-схема. В зависимост от избраната схема оператора generate реализира итеративно или условно включване (if схема) на компоненти. Ако се използва запазената дума for, изразът „задаване_на_generate_параметър” представлява деклариране на параметър с определен идентификатор. Този параметър е константа, чийто тип е базов за крайния набор от стойности на израза „задаване_на_generate_параметър”. Стойностите на параметъра трябва да бъдат статични (т.е. да не променят стойностите си в тялото на оператора) за оператора generate. Разширения синтаксис на generate за итеративно включване с for-схема е: label: for identifier in range generate { councurrent_statements} end generate [label]; Пример за създаване на 8 копия на еднотипен компонент COMP component COMP port (X: in std_logic; Y: out std_logic); end component; ……….. Signal A, B: std_logic_vector (0 to7); ……….. GEN: for i in range generate U: COMP port map (X =>A(i), Y=>B(i) ; end generate GEN ; Изтегляне 153.85 Kb. Сподели с приятели:
|