Синтез и симулация на цифрова регистрова схема



Дата19.07.2018
Размер94.59 Kb.
Ту-Варна

Катедра-ЕТМ



Курсова работа


Дисциплина- Импулсна и Цифрова схемотехника
Тема: Синтез и симулация на цифрова регистрова схема.

Среда: Orcad Pspice.

Изготвил: Неделчо Пламенов Неделчев-Специалност_Е;

2_курс; 2_група; Фк.Н._065237


Дата:01.04.11 преподавател…………………… Подпис



Задача:Да се синтезира работещ по падащ фронт на тактовия сигнал асинхронен брояч по модул 20 в режим на сумиране с възможност за асинхронно нулиране.
Изпълнение на заданието:

*Използваните тип тригери са 7476;

*Справочни данни за използваните логически елементи:
*Синтезирана схема в графичния редактор Capture.

*Използвани SOURCE генератори на логически цифрови сигнали- DigClock, STIM1, HI/SOURCE.

*Функционално действие на брояча:
76 съдържа два независими JK тригера с индивидуален JK,вътрешен часовник,предварително установяване, и нулиране не входовете. '76 е сработващ по положителен фронт тригер. JK входа е зареден в установяване докато вътрешният часовник е старши и предаден на прехода от високо ниво към ниско ниво. За тези устройства J и K входовете трябва да бъдат устойчиви докато вътрешният часовник е старши.



Принципна схема на 7476

Таблица на истинност на AND и изображение


A

B

C

Y

0

0

0

0

0

0

1

0

0

1

0

0

0

1

1

0

1

0

0

0

1

0

1

0

1

1

0

0

1

1

1

1

Таблица на истинност EXCLUSIVE-OR и изображение




A

B

Y

0

0

0

0

1

1

1

0

1

1

1

0

За да може брояча да брои до модул 20 използувам 5бр. J-K тригера модел 7476(който преобразувам в Т-тригери). Т.е. за да достигна до 5ти старши разряд (5 изхода), модул 20 или до двоичното число 10100(което в десетичната бройна система отговаря на числото 20), при което брояча спира да брои за 0.1ms (нулира се) и започва от начало пак до модул 20 и отново спира за същото време. Тази последователност се повтаря във времето. За да се получи сумиращ асинхронен брояч изходите Q1,Q2,Q3,Q4 са свързани съответно към входовете CLR2,CLR3,CLR4,CLR5.

Давам на късо J и K входовете така тригера работи като Т- тригер. На Т входа и на PRE (установяващия) вход подавам лог.1 чрез HI/SOURSE. На CLR (управляващ) вход подавам кратки управляващи (обръщащи) тригера импулси, чрез Digital Clock (DSTM1) на, който сам задал Ontime-0.2ms, offtime-0.8ms.

За да спре брояча точно на двоичната комбинация 10100 добавям стоп схема от логически елементи. Използвам 2бр. елемента И (AND) с по 3 входа и 1 стандартен ИЗКЛЮЧВАЩ-ИЛИ (EXCLUSIVE-OR). На входовете на първото AND свързвам Q5, NOTQ4 (инвертирания изход на четвъртия Т-тригер) ,Q3. На входа на второто AND свързвам изхода на първото AND, NOTQ2, NOTQ1. По този начин само при желаната комбинация 10100 на изхода на второто AND получаваме лог.1, а през другото време ще имаме лог.0. Към единия вход на EXCLUSIVE-OR подаваме изхода на второто AND, към другия вход подаваме сигнал от DSTM2. Нагласяме DSTM2 в началото да генерира лог.1 и след 0.1ms да генерира лог.0. Така на изхода на EXCLUSIVE-OR получаваме сигнал, който в първата 0.1ms имаме лог.0 (тя включва тригерите само веднъж в началото), следващите 20ms имаме лог.1 (през това време тригерите работят),на 20.1ms имаме отново лог.0(тя нулира тригерите).Така процеса се повтаря през 20ms.
*Симулираме схемата:

netlist

* source KURSOVA ICST

U_DSTM2 STIM(1,1)

+ $G_DPWR $G_DGND

+ STIM


+ IO_STM

+ IO_LEVEL=0

+ 0m 1

+ 0.1m 0



X_U27A Q1 $D_HI EXCLUSIVE-OR $D_HI $D_HI Q2 N15095 $G_DPWR $G_DGND 7476

+ PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_U28A Q2 $D_HI EXCLUSIVE-OR $D_HI $D_HI Q3 M_UN0001 $G_DPWR $G_DGND

+ 7476 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_U29A Q3 $D_HI EXCLUSIVE-OR $D_HI $D_HI Q4 N05965 $G_DPWR $G_DGND 7476

+ PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_U38A C $D_HI EXCLUSIVE-OR $D_HI $D_HI Q1 N15042 $G_DPWR $G_DGND 7476

+ PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_U46A AND STIM EXCLUSIVE-OR $G_DPWR $G_DGND 74128 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

U_DSTM1 STIM(1,1) $G_DPWR $G_DGND C IO_STM IO_LEVEL=1

+ 0 0


+ +0 1

+REPEAT FOREVER

+ +.2m 0

+ +.8m 1


+ ENDREPEAT

X_U44A Q3 N05965 Q5 N15459 $G_DPWR $G_DGND 7411 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_U30A Q4 $D_HI EXCLUSIVE-OR $D_HI $D_HI Q5 M_UN0002 $G_DPWR $G_DGND

+ 7476 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_U45A N15042 N15095 N15459 AND $G_DPWR $G_DGND 7411 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0



таблица на истинност на изходите на брояча



Q5

Q4

Q3

Q2

Q1

в 10на бр. система

0

0

0

0

0

0

0

0

0

0

1

1

0

0

0

1

0

2

0

0

0

1

1

3

0

0

1

0

0

4

0

0

1

0

1

5

0

0

1

1

0

6

0

0

1

1

1

7

0

1

0

0

0

8

0

1

0

0

1

9

0

1

0

1

0

10

0

1

0

1

1

11

0

1

1

0

0

12

0

1

1

0

1

13

0

1

1

1

0

14

0

1

1

1

1

15

1

0

0

0

0

16

1

0

0

0

1

17

1

0

0

1

0

18

1

0

0

1

1

19

1

0

1

0

0

20


Време диаграми на стоп схемата и изходите на брояча





База данных защищена авторским правом ©obuch.info 2016
отнасят до администрацията

    Начална страница